60、时钟分配技术解析

时钟分配技术解析

1. 时钟偏斜的算术原理

在数字电路中，时钟偏斜（clock skew）是一个关键概念，它对系统的性能和稳定性有着重要影响。以一个两位环形计数器（two-bit ring counter）为例，在低速时钟下，输出的位模式会不断重复（如 … 00110011…）。但当提高时钟频率时，电路可能会因为触发器 2（flip-flop 2）的建立时间不足而失效。

建立时间违规（setup-time violation）通常发生在特定的时钟频率及以上。当出现建立时间违规时，降低时钟频率可以解决问题，而提高时钟频率则会导致问题出现。这与另一种时序问题——保持时间违规（hold-time violation）形成对比。保持时间违规通常被称为短路径故障或最小延迟故障，它不受时钟间隔的影响，降低时钟频率无法解决保持时间问题。

在这个电路中，建立裕量（setup margin）被定义为信号实际从门 G 输出的时间与信号在 D2 处必须有效的时间之间的差值。建立裕量衡量了每个时钟周期中剩余的空闲时间或多余时间。一个在每个电路上都有较大建立裕量的系统通常可以在更高的时钟速度下无错误运行。

当图中的时钟速度接近其失效频率时，建立裕量会降至零。因此，绝不能在接近失效频率的情况下运行电路，而应该对任何电路的最大运行速度进行降额处理，以确保在所有运行条件下都有一个小的正建立裕量。一个合理的经验法则是，目标是使正建立裕量约等于一个门延迟。

在实际的数字电路中，时钟到达每个输入的延迟可能会略有不同。为了计算信号从门 G 输出的最晚可能到达时间，我们可以使用以下公式：
[
t_{SLOW} = t_{C1,MAX} + t_{FF,MAX}