Verilog -- 序列发生器的设计

Verilog – 序列发生器的设计

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1. 题目

产生序列信号11010111至少需要几级触发器？

2. 思路1 - 状态机实现

最容易想到的就是采用状态机，每个状态输出序列中的一位，发送完一组序列后回到开始状态继续循环。需要注意的是状态变量的位宽，由于题目要求采用最少的触发器，因此至少需要$lo{g}_2(序列长度)$个状态，对于本题也就是3个触发器，输出逻辑可以采用always(*)纯组合逻辑实现。

代码比较简单，就不写了。

3. 思路2 - 移位寄存器实现

序列的问题很多都可以用移位寄存器解决，只是移位寄存器方案可能会消耗较多的寄存器资源。
对于本题，如果规定了模块只有三个端口：

module seq_gen(
input                                   clk,
input                                   rst_n,
output reg                              seq );

那么需要在初始化的时候将移位寄存器值初始化为目标序列，或者有一个输入序列的接口，那就可以在初始化时将序列填入移位寄存器中。代码如下：

module seq_gen(
input                                   clk,
input                                   rs