<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[cuiweitju的专栏]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/cuiweitju</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; cuiweitju]]></copyright><item><title><![CDATA[特性阻抗公式 (含微带线,带状线的计算公式)]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/46125413</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/46125413</guid><author>cuiweitju</author><pubDate>Thu, 28 May 2015 16:50:36 +0800</pubDate><description><![CDATA[a.微带线(microstrip) 
Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 
其中，W为线宽，T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数(dielectric constant)。此公式必须在0.1





特性阻抗计算公式

表面微带线的特性阻抗值较高并在实际中广泛采用,它的外层为控制阻抗的信号线面]]></description><category></category></item><item><title><![CDATA[低电压锁定(UVLO)]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/44316707</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/44316707</guid><author>cuiweitju</author><pubDate>Mon, 16 Mar 2015 22:47:02 +0800</pubDate><description><![CDATA[低电压锁定(UVLO)



UVLO就是低电压锁定； 低压关断. 欠压关断模式是当供电电压低于IC的开启门限电压时的一种保护模式。欠压关断模式可保证IC在供电电压不足时不致于被损坏。一个低电压锁定（UVLO）电路可确保IC在电池电压未达到安全操作电压前不会激活，UVLO的功能会展示滞后现象，以确保在电源供应上的噪音不会不慎导致系统故障。 
uvlo的迟滞功能是防止电压在UVLO那一点的]]></description><category></category></item><item><title><![CDATA[磁珠Ferrite Bead 与电感inductance 的区别]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/44237323</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/44237323</guid><author>cuiweitju</author><pubDate>Fri, 13 Mar 2015 10:05:06 +0800</pubDate><description><![CDATA[磁珠由氧磁体组成，电感由磁心和线圈组成，磁珠把交流信号转化为热能，电感把交流存储
起来，缓慢的释放出去。磁珠对高频信号才有较大阻碍作用，一般规格有100 欧/100mMHZ ,
它在低频时电阻比电感小得多。电感的等效电阻可有Z=2X3.14xf 来求得。
铁氧体磁珠(Ferrite Bead) 是目前应用发展很快的一种抗干扰元件，廉价、易用，滤除高频
噪声效果显著。
在电路中只要导线穿过]]></description><category></category></item><item><title><![CDATA[CONCEPT HDL和CAPTURE CIS的区别]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/43450981</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/43450981</guid><author>cuiweitju</author><pubDate>Tue, 03 Feb 2015 15:58:27 +0800</pubDate><description><![CDATA[Cadence 公司旗下有两个产品链，一个是IC产品，一个是PCB产品。PCB产品又分成PO系列和PS系列，PO就是Orcad系列，PS是高端系列，有的人称其为Allegro系列，其实并不准确。

        Cadence公司在收购Orcad之前，它的原理图工具叫Concept HDL，PCB工具就是Allegro，也就是Allegro的PCB Editor，另外还有SI工具（做信号完整]]></description><category></category></item><item><title><![CDATA[2013年中国30大IC设计公司销售排名]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/40000283</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/40000283</guid><author>cuiweitju</author><pubDate>Sat, 11 Oct 2014 21:38:55 +0800</pubDate><description><![CDATA[2013年中国30大IC设计公司销售排名

（百万美元） 






排名


企业名称


2013年收入




1


深圳市海思半导体有限公司


2100




2


展讯通信有限公司


1050




3


大唐半导体设计有限公司


396




4


锐迪]]></description><category></category></item><item><title><![CDATA[Verilog中的任务与函数【已改正源地址代码中的若干错误】]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39988999</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39988999</guid><author>cuiweitju</author><pubDate>Sat, 11 Oct 2014 10:30:18 +0800</pubDate><description><![CDATA[任务和函数有助于简化程序，有点类似与Fortran语言的subroutine和function。



任务和函数的共同点：



1.任务和函数必须在模块内定义，其作用范围仅适用于该模块，可以在模块内多次调用。



2.任务和函数中可以声明局部变量，如寄存器，时间，整数，实数和事件，但是不能声明线网类型的变量。



3.任务和函数中只能使用行为级语句，但是不能]]></description><category></category></item><item><title><![CDATA[verilog语法学习心得]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39988929</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39988929</guid><author>cuiweitju</author><pubDate>Sat, 11 Oct 2014 09:27:55 +0800</pubDate><description><![CDATA[verilog语法学习心得

1.数字电路基础知识： 布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计

2.数字系统的构成： 传感器  AD  数字处理器  DA  执行部件

3.程序通在硬件上的执行过程：
     C语言(经过编译)-->该处理器的机器语言(放入存储器)-->按时钟的节拍，逐条取出指令、分析指令、执行指令

4.D]]></description><category></category></item><item><title><![CDATA[Verilog中Task语句可综合设计实例]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39970381</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39970381</guid><author>cuiweitju</author><pubDate>Fri, 10 Oct 2014 21:51:27 +0800</pubDate><description><![CDATA[此程序在Xilinx ISE综合工具中实现了综合和布局布线后仿真，功能正确。感兴趣的可以一起讨论研究。

`timescale 1ns / 1ps

module TaskLearn(clk , reset , signal);

input clk , reset;
output reg signal;
reg [3:0]counter;

reg [3:0]state;
]]></description><category></category></item><item><title><![CDATA[A%5]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39964787</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39964787</guid><author>cuiweitju</author><pubDate>Fri, 10 Oct 2014 16:41:03 +0800</pubDate><description><![CDATA[设A为8位整型。
A=A[7:0]]></description><category></category></item><item><title><![CDATA[FPGA面试宝典]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39853037</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39853037</guid><author>cuiweitju</author><pubDate>Tue, 07 Oct 2014 12:13:53 +0800</pubDate><description><![CDATA[FPGA面试宝典(转)

这段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了技术方面1/3的要求，另外的2/3是什么，我就说不清楚了。又有人发了竞争冒险毛刺的问题，不过，对于采用同步设计方法的系统，这些问题一般不会遇到。下面就谈谈我对这些问题的看法，要是你觉得看这些]]></description><category></category></item><item><title><![CDATA[FPGA大公司面试笔试数电部分]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39805295</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39805295</guid><author>cuiweitju</author><pubDate>Sun, 05 Oct 2014 20:06:17 +0800</pubDate><description><![CDATA[FPGA大公司面试笔试数电部分

1：什么是同步逻辑和异步逻辑？（汉王）
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致
〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每]]></description><category></category></item><item><title><![CDATA[同步FIFO的Verilog实现]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39674947</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39674947</guid><author>cuiweitju</author><pubDate>Mon, 29 Sep 2014 20:19:27 +0800</pubDate><description><![CDATA[同步FIFO的Verilog代码 之一


在modlesim中验证过。


/******************************************************
A fifo controller verilog description.
******************************************************/
m]]></description><category></category></item><item><title><![CDATA[异步FIFO的Verilog代码 DCFIFO实现]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39674107</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39674107</guid><author>cuiweitju</author><pubDate>Mon, 29 Sep 2014 19:09:48 +0800</pubDate><description><![CDATA[module fifo1(rdata, wfull, rempty, wdata, winc, wclk, wrst_n,rinc, rclk, rrst_n);


parameter DSIZE = 8; 
parameter ASIZE = 4;


output [DSIZE-1:0] rdata;
output wfull;
output rempty;
input ]]></description><category></category></item><item><title><![CDATA[高速信号和高频信号的区别]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39558073</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39558073</guid><author>cuiweitju</author><pubDate>Thu, 25 Sep 2014 20:51:40 +0800</pubDate><description><![CDATA[这是一个很基础的问题，但是能说的既明白又能得到大家认可的，恐怕没有几个,

高频信号通常只有一条，高速信号通常是指多条时序和频率要求较高的信号。

高速信号:传输速率比较高的数字信号. 
高频信号:传输频率比较高的模拟信号.

一个频率不高的方波，如果边沿非常陡的话，在信号完整性里应该把它当高速来看。因为它所包含的频率成分里有出乎你意料的高频成分。这就是为什么在做电路的时候不要一味的]]></description><category></category></item><item><title><![CDATA[同步FIFO实现]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39549125</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39549125</guid><author>cuiweitju</author><pubDate>Thu, 25 Sep 2014 12:29:23 +0800</pubDate><description><![CDATA[用verilog实现两种同步FIFO的方法，非常适合初学者理解时序的控制过程和方法！
理解了这个东西，很多verilog
的实现方法和思想你会有一个深入的理解的！
慢慢积累呀！



另一种风格的同步FIFO
//8×32bit的同步FIFO
module FIFO_Buffer(
  Data_out,
  stack_full,
  stack_almost_full,]]></description><category></category></item><item><title><![CDATA[单口RAM、伪双口RAM、双口RAM与FIFO的区别]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39546953</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39546953</guid><author>cuiweitju</author><pubDate>Thu, 25 Sep 2014 10:20:00 +0800</pubDate><description><![CDATA[FPGA设计中，常用到的数据缓存IP有FIFO和RAM，其中RAM又分单口RAM、伪双口RAM、双口RAM。
       单口与双口的区别在于，单口只有一组数据线与地址线，因此读写不能同时进行。而双口有两组数据线与地址线，读写可同时进行。FIFO读写可同时进行，可以看作是双口。
       双口RAM分伪双口RAM（Xilinx称为Simple two-dual RAM）与双口RAM（Xi]]></description><category></category></item><item><title><![CDATA[异步双口RAM的综合【异步Dual Port RAM（DPRAM）】]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39546477</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39546477</guid><author>cuiweitju</author><pubDate>Thu, 25 Sep 2014 09:57:48 +0800</pubDate><description><![CDATA[异步双口RAM的综合

    我写了一个异步的FIFO，里面包括一个异步双口RAM，用ModelSim仿真完全正确，但用Synplify综合时（选用Cyclone器件），却把RAM综合成了一大堆的LUT，无论怎么改都没法综合成Cyclone器件内的Block RAM。即使在Synplify里加了约束条件，仍然无济于事。
    现在发现问题主要是出在异步时钟上，读和写用同一个时钟能综合成B]]></description><category></category></item><item><title><![CDATA[定点DSP与浮点DSP的比较（定点DSP和浮点DSP的定义）]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39395715</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39395715</guid><author>cuiweitju</author><pubDate>Fri, 19 Sep 2014 11:16:12 +0800</pubDate><description><![CDATA[声明：本文章系转载并稍加整理标注，可能对于入门级的dsp开发者有所帮助。本文关注定点dsp与浮点dsp的对比，感谢我所引用的资料的作者。
定点dsp与浮点dsp的比较（1）
DSP数字信号处理器是一种特别适合于进行数字信号处理的微处理器，主要用于实时快速地实现各种数字信号处理算法定点运算DSP数字信号处理器在应用中已取得了极大的成功，而且仍然是DSP应用的主体。然而，随着对DSP处理速度与精度]]></description><category></category></item><item><title><![CDATA[DSP和通用处理器在结构上有什么不同？]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39395445</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39395445</guid><author>cuiweitju</author><pubDate>Fri, 19 Sep 2014 11:06:07 +0800</pubDate><description><![CDATA[■请简要画出你熟悉的一种DSP结构图]]></description><category></category></item><item><title><![CDATA[IIR与FIR基础知识]]></title><link>https://blog.youkuaiyun.com/cuiweitju/article/details/39298759</link><guid>https://blog.youkuaiyun.com/cuiweitju/article/details/39298759</guid><author>cuiweitju</author><pubDate>Mon, 15 Sep 2014 21:28:56 +0800</pubDate><description><![CDATA[--------------------------------------------------------------------------------------------------

1.两种滤波器都是数字滤波器。根据冲激响应的不同，将数字滤波器分为有限冲激响应（FIR）滤波器和无限冲激响应（IIR）滤波器。对于FIR滤波器，冲激响应在有限时间内衰减为零，其输出仅取决于当前和过]]></description><category></category></item></channel></rss>