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# -*- coding: utf-8 -*-"""Created on Tue May 21 13:20:10 2013@author: tokyo"""import numpy as np #惯例from scipy.optimize import leastsq #这里就是我们要使用的最小二乘的函数import pylab as plORDER = 9 #多项式的次数
2013-05-21 14:16:56
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原创 计算机组成实验-第7章_单时钟数据通路设计
总结：1. 定义各个模块：存储器部分：指令存储器和数据存储器，利用Xilinx生成，均采用板载时钟作为时钟输入。寄存器：包括PC和寄存器堆，均采用按键时钟作为时钟输入。注意PC寄存器的写入控制（按键按下时写入）以及+4操作。运算器：ALU模块（需要根据控制信号进行加法输入）和加法器，控制器：control模块和ALUControl模块（就是一个组合电路）。选择器：包括各种多路选择器以及
2013-05-07 20:19:22
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原创 计算机组成实验-第6章_CPU控制器设计
本次试验就是一个组合电路，讲指令中的信号转换喂数据通路的控制信号。`timescale 1ns / 1ps/*输入为MIPS指令中的最高六位，op域。根据这六位输入，产生九位输出，用以控制数据通路的各个部分。将九个输出对应到八个led灯管和数码管中的一个小数点。*/module SingleCtrl(clk,OP,ALUop,RegDst,RegWrite,Branch,MemtoR
2013-05-07 20:16:12
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原创 计算机组成实验-第5章_R指令设计实现
/*主要问题，result=AopB，如果所有的always都是posedge clk触发，则会出现不同步的问题，因为A和B的值从寄存器取出进行运算得到结果之后，结果需要等到下一个时钟周期才能写入result： 第一个时钟周期的操作是解析指令，将A和B的值从寄存器堆中取出，并且计算得到ALUoper的值。 第二个时钟周期：计算result的值。这样result会比A和B晚一个
2013-04-09 11:26:58
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转载 The Zen of Python / Python之禅
在python中import this就会展示出The Zen of Python如下： The Zen of Python, by Tim Peters Beautiful is better than ugly. Explicit is better than implicit. Simple is better than complex. Complex is
2013-04-06 22:50:49
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转载 The Zen of Python
>>> import thisThe Zen of Python, by Tim PetersBeautiful is better than ugly.Explicit is better than implicit.Simple is better than complex.Complex is better than complicated.Flat is better tha
2013-04-06 22:47:17
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原创 PyGame基础知识-Making Games with Python & Pygame
1. 例子例1. 创建一个空窗口import pygame, sys #退出用到了sysfrom pygame.locals import * #容易使用locals中的变量，但如果模块过多，容易产生混乱pygame.init()#初始化，必须在使用pygame的其他函数之前调用DISPLAYSURF = pygame.display.set_mode((400, 300))#创建
2013-04-06 20:52:13
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原创 verilog相关知识
语法知识：1. 顶层模块的输入输出必须是wire类型，因为需要与开发板的引脚绑定。其他部分的模块则没有这个需求。2. 模块：模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个模块可以在另一个模块中使用。多使用模块化设计。3. 4'b0000: segment 要显示的将小数点设置为0，或者直接不定义管脚。dig
2013-04-03 10:40:28
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原创 Xilinx ISE相关
0. 相关书籍Xilinx ISE Design Suite 10.x FPGA开发指南.逻辑设计篇[田耘 著][2008]1. 与win8 64位不兼容通过运行bin\nt\xsetup.exe安装32位的版本。2.时序电路具有记忆功能。时序电路的特点是：输出不仅取决于当时的输入值，而且还与电路过去的状态有关。组合逻辑电路在逻辑功能上的特点是任意时刻的输出
2013-04-03 10:25:58
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原创 anti_jitter防抖动模块
原理：设置一个缓冲窗口（一个八位的数），定时检测按钮状态，如果连续八次检测到按钮状态一致，则将该状态作为输出。module anti_jitter (input wire clk, input wire button, output reg pbreg); reg [7:0] pbshift; wire clk
2013-04-03 10:16:10
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原创 display-开发板上四位七段数码管的显示模块
原理：时分复用（轮流控制八位数码管的显示）共阳连接（这样另一端为0的时候，会显示，为1的时候，不显示）module display(input wire clk,input wire [15:0] digit,//显示的数据output reg [ 3:0] node, //4个数码管的位选output reg [ 7:0] segment);
2013-04-03 10:13:16
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原创 display32bit（扩展板上的八位数码管的显示模块）
原理：时分复用（轮流控制八位数码管的显示）共阳连接（这样另一端为0的时候，会显示，为1的时候，不显示）module display32bits(clk,disp_num,digit_anode,segment); input clk; input [31:0] disp_num; output [7:0] digit_anode; ou
2013-04-03 10:10:20
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原创 生成脉冲模块-clk_500ms
原理是将板载时钟进行改变。module timer_500ms(input clk,output reg clk_500ms);reg [24:0] cnt;//要表示的最大的数是12500500initial begin//initial语句：此语句只执行一次。cnt [24:0] clk_500ms endalways@(posedge clk)
2013-04-03 10:05:02
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原创 ucf模块-Spartan-3开发板上的引脚
#将板载时钟与clk进行连接NET "clk" LOC = "T9" ;#开发板上的四位七段数码管NET "anode[0]" LOC = "D14" ;NET "anode[1]" LOC = "G14" ;NET "anode[2]" LOC = "F14" ;NET "anode[3]" LOC = "E13" ;#扩展板上的八位七段数码管NET "digit
2013-04-03 09:51:03
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原创 计算机组成实验-第4章_ALU与ALU控制器设计实验
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 13:15:55 03/27/2013 // Design Name: /
2013-04-03 09:40:38
2554
原创 计算机组成实验-第3章-Datapath基本组件设计
1.程序计数器module pc_top(clk, rst,i_pc,o_pc ); input wire clk, rst; output wire [8:0] i_pc; output wire [8:0] o_pc; single_pc M1(clk,rst,i_pc,o_pc); single_pc
2013-04-03 09:39:53
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原创 计算机组成实验-第2章_Verilog与Xilinx ISE
module top(clk, button, switch, led, segment, digit_anode); input wire clk; input wire [11:0] button; input wire [15:0] switch; output wire [15:0] led; output wire [15:0
2013-04-03 09:38:30
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原创 论文评审
各部分出现的问题：介绍：是否将问题表述清楚，是否有歧义。方法和定义：是否严谨正确，逻辑上是否清晰；自己的方法和别人的是否区分清晰明显。实验的设计是否合理，结果是否详细清晰全面，对于结果的分析是否合理。相关工作：是否将已有的工作完全介绍出来，贡献：是否将自己的贡献说清楚，将自己的贡献和别人的贡献分清。引用文献：格式，相关文献是否齐全，是
2013-03-29 14:11:32
515
原创 multitenancy and middleware
1.Software as a service has many advantages in comparation with traditional software selling, such as cost, effectness, maintainance and s
2011-10-11 11:44:06
340
转载 ubuntu下面无网络的情况下安装 emacs
因为有朋友问我这个问题,所以我就实践一下,写了下来. 1, 在其它能上网的电脑上面下载 emacs :http://www.gnu.org/software/emacs/emacs.html view plainwget -
2011-09-28 15:59:59
1895
转载 java,实例初始化块，静态初始化块，clone方法
今天无聊，看了一下java语言基础知识，对 实例初始化块，静态初始化块 的执行顺便，有了一点了解，便记下来，方便以后查阅。在一个类定义中，初始化块，就是一块用 { } 大括号括起来的代码段。但“实例初始化块”只是单单的 大括号，当每次创建一个类的实例时，在调用构造方法前
2011-09-19 20:29:06
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转载 堆和栈的区别
（转自百度知道http://zhidao.baidu.com/question/6117772）作者: 芊珑发布日期: 2006-2-10 查看数: 125 出自: http://www.cnitexam.com 一、预备知识—程序的内存分配 一个由c/C++编译的程
2011-09-19 16:10:32
255
转载 java
hashcodehashcode这个方法是用来鉴定2个对象是否相等的。那你会说，不是还有equals这个方法吗？不错，这2个方法都是用来判断2个对象是否相等的。但是他们是有区别的。一般来讲，equals这个方法是给用户调用的，如果你想判断2个对象是否相等，你可以
2011-09-09 16:29:51
291
转载 动态语言静态语言
有三个名词容易混淆：Dynamic Programming Language (动态语言或动态编程语言)Dynamically Typed Language (动态类型语言)Statically Typed Language (静态类型语言)Fanta
2011-09-09 15:33:08
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原创 Ubuntu学习笔记
vpn-connect -c（成立连接）vpn-connect -d （断开连接）使用的是cc98上的包。xset b off 关闭机箱声音设置源：sudo gedit /etc/apt/sources.list在文件末尾添加网址（网址有一定格式）su
2011-08-17 17:30:32
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空空如也
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