FPGA之UART(二)

csdnqiang

于 2020-05-11 10:48:26 发布

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分类专栏： FPGA 文章标签： fpga

本文链接：https://blog.youkuaiyun.com/csdnqiang/article/details/106047508

本文详细解析了UART接收模块uart_rx的工作原理，包括模块引脚功能、波特率设置、状态机流程等。在空闲态下，检测到低电平会进入开始态，接着按波特率接收数据。接收完成后，数据通过rx_data_valid和rx_data输出，并在停止态到下一个状态时标志数据有效。

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这篇笔记主要记录对uart_rx模块的理解：
module uart_rx
#(
parameter CLK_FRE = 50,
parameter BAUD_RATE = 115200
)
(
input clk,
input rst_n,
output reg[7:0] rx_data,
output reg rx_data_valid,
input rx_data_ready,
input rx_pin
);
模块引脚说明：
CLK_FRE表示时钟频率。
BAUD_RATE表示通讯波特率。
Clk表示时钟输入引脚。
rst_n表示复位引脚。
rx_data表示8位输出寄存器。
rx_data_valid表示输出寄存器。
rx_data_ready表示输入，准备接收数据。
rx_pin表示输入脚。
assign rx_negedge = rx_d1 && ~rx_d0;
检测下降沿，当输入为下降沿时rx_negedge为1。

always @(posedge clk or negedge rst_n)
begin
	if(rst_n == 0)
		begin
			rx_d0 <= 1'b0;
			rx_d1 <= 1'b0;
		end
	else
		begin
			rx_d0 <= rx_pin;
			rx_d1 <= rx_d0;
		end
end

代码含义：如果复位，rx_d0和rx_d1为0；否则rx_d0接收输入引脚的电平状态，并把接收到的状态赋给rx_d1。

always @(posedge clk or negedge rst_n)
begin
	if(rst_n == 0)
		state <= S_IDLE;  
	else
		state <= next_state;
end

代码含义：复位后uart_rx模块处于空闲状态，否则更新为next_sta

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