Verilog 数字钟 FPGA 实现：12个模块化设计详解与 BASYS2 板卡调试

Verilog数字钟FPGA工程实践：从模块化设计到BASYS2板级调试全解析

在数字电路设计领域，模块化设计思想一直是提高开发效率和保证系统可靠性的核心方法论。本文将深入探讨如何将一个完整的数字钟系统拆解为12个功能明确的Verilog模块，并基于Xilinx BASYS2开发板实现从仿真到硬件部署的全流程。不同于简单的代码罗列，我们将重点关注模块化设计的工程实践价值、接口定义规范以及FPGA资源适配技巧。

1. 数字钟系统架构设计

数字钟作为经典的时序逻辑电路，其核心功能可以分解为计时、显示、校时和闹钟四大子系统。采用模块化设计方法不仅能提高代码复用率，更便于团队协作和后期功能扩展。

1.1 顶层模块设计哲学

顶层模块（top）在FPGA设计中扮演着"中央枢纽"的角色，其核心价值在于：

• 功能集成 ：协调各子模块的协同工作
• 信号路由 ：合理分配全局时钟和复位信号
• 接口抽象 ：封装内部细节，提供简洁的外部接口

module top(
    input cp,         // 20ns基准时钟（BASYS2板载50MHz）
    input reset,      // 复位信号（连接BTN0）
    input set,        // 设置信号（连接BTN1）
    input apply,      // 移位信号（连接BTN2） 
    input inc,        // 增量信号（连接BTN3）
    input set_enable, // 校时使能（SW7）
    input alarm_enable,// 闹钟使能（SW6）
    output [3:0] loc, // 数码管位选
    output [7:0] pin  // 数码管段选
);
    // 内部信号线定义
    wire clock;       // 1Hz计时时钟
    wire [23:0] counter_num; // 当前时间数据总线
    
    // 实例化各功能模块
    Clock u1(.cp(cp), .clock(clock));
    Counter u2(.cp(clock), .counter_num(counter_num));
    // ...其他模块实例化
endmodule

1.2 时钟域划分策略

在数字系统中，时钟域管理直接影响设计的稳定性和可靠性。本设计包含三个主要时钟域：

时钟域	频率	来源	用途
主时钟域	50MHz	板载晶振	全局逻辑同步
计时时钟域	1Hz	分频模块	时间基准
显示时钟域	1250Hz	分频模块	数码管动态扫描

注意：跨时钟域信号（如校时控制信号）必须经过同步处理，推荐使用双触发器同步器结构

2. 核心功能模块实现

2.1 分频器设计优化

将50MHz系统时钟分频为1Hz计时时钟是数字钟的基础功能。传统实现采用单一计数器，但会面临以下问题：

• 计数器位宽过大（26位）
• 时序收敛困难
• 功耗较高

改进方案采用 级联分频 结构：

module Clock(
    input cp,       // 50MHz输入
    output clock    // 1Hz输出
);
    // 第一级：1000分频（50MHz→50kHz）
    reg [9:0] cnt1;
    always @(posedge cp) begin
        cnt1 <= (cnt1 == 999) ? 0 : cnt1 + 1;
    end
    
    // 第二级：50分频（50kHz→1kHz）
    reg [5:0] cnt2;
    wire clk_1k = (cnt1 == 999);
    always @(posedge cp) begin
        if(clk_1k) cnt2 <= (cnt2 == 49) ? 0 : cnt2 + 1;
    end
    
    // 第三级：1000分频（1kHz→1Hz）
    reg [9:0] cnt3;
    wire clk_1k_pos = (cnt1 == 999) && (cnt2 == 49);
    always @(posedge cp) begin
        if(clk_1k_pos) cnt3 <= (cnt3 == 999) ? 0 : cnt3 + 1;
    end
    
    assign clock = (cnt3 == 999) && clk_1k_pos;
endmodule

这种分级分频方式具有三大优势：

1. 每级计数器位宽显著减小
2. 更易于时序约束
3. 中间频率可供其他模块使用

2.2 可配置计数器模块

通用N进制计数器是数字钟的核心组件，良好的设计应具备：

• 可配置计数模值
• 同步/异步复位
• 并行加载功能
• 进位输出

module Count_n(
    input cp,
    input reset,
    input load,
    input [3:0] din,
    input [3:0] mod,
    output reg [3:0] dout,
    output reg carry
);
    always @(posedge cp or posedge reset) begin
        if(reset) begin
            dout <= 0;
            carry <= 0;
        end
        else if(load) begin
            dout <= din;
            carry <= 0;
        end
        else begin
            if(dout == mod-1) begin
                dout <= 0;
                carry <= 1;
            end
            else begin
                dout <= dout + 1;
                carry <= 0;
            end
        end
    end
endmodule

应用实例：秒计数器（模60）

module Sec_counter(
    input cp,
    output [7:0] sec
);
    wire carry_10;
    Count_n u1(
        .cp(cp),
        .mod(10),
        .dout(sec[3:0]),
        .carry(carry_10)
    );
    
    Count_n u2(
        .cp(carry_10),
        .mod(6),
        .dout(sec[7:4])
    );
endmodule

2.3 动态扫描显示系统

BASYS2开发板采用共阳数码管动态扫描方案，设计要点包括：

扫描时序生成

module Scan(
    input clk_scan,     // 扫描时钟（建议1kHz）
    output reg [3:0] sel,  // 位选信号
    output reg [3:0] pos   // 当前扫描位置
);
    always @(posedge clk_scan) begin
        pos <= pos + 1;
        case(pos)
            0: sel <= 4'b1110;
            1: sel <= 4'b1101;
            2: sel <= 4'b1011;
            3: sel <= 4'b0111;
            default: sel <= 4'b1111;
        endcase
    end
endmodule

显示数据多路复用

module Display_MUX(
    input [3:0] pos,
    input [15:0] time_data,
    input [15:0] alarm_data,
    input mode,
    output reg [3:0] seg_data
);
    always @(*) begin
        if(mode) begin // 显示闹钟时间
            case(pos)
                0: seg_data = alarm_data[15:12];
                1: seg_data = alarm_data[11:8];
                // ...其他位
            endcase
        end
        else begin    // 显示当前时间
            case(pos)
                0: seg_data = time_data[23:20];
                1: seg_data = time_data[19:16];
                // ...其他位
            endcase
        end
    end
endmodule

3. BASYS2板级适配技巧

3.1 引脚约束文件设计

Xilinx UCF文件示例：

NET "cp" LOC = "B8";    # 50MHz时钟
NET "reset" LOC = "G12"; # BTN0
NET "loc<3>" LOC = "L14"; # 数码管位选3
NET "pin<7>" LOC = "N16"; # 数码管段选DP

关键约束原则：

1. 按键信号添加防抖约束

NET "set" CLOCK_DEDICATED_ROUTE = FALSE;
NET "set" DEBOUNCE = "SLOW";

2. 时钟信号定义时序约束

NET "cp" TNM_NET = "clk_50m";
TIMESPEC "TS_clk" = PERIOD "clk_50m" 20 ns HIGH 50%;

3.2 资源优化策略

BASYS2 FPGA（XC3S250E）资源有限，需注意：

• 优先使用片内Block RAM实现数据缓冲
• 有限状态机采用二进制编码
• 避免使用组合逻辑反馈环路

资源占用估算表

模块名称	Slice数量	LUT使用	寄存器使用	Block RAM
分频器	45	38	26	0
计时系统	120	98	72	0
显示系统	85	76	48	1
总计	250	212	146	1

4. 调试与验证方法论

4.1 层次化仿真策略

Testbench架构示例

module tb_top;
    reg cp, reset;
    wire [3:0] loc;
    
    // 实例化被测设计
    top dut(.*);
    
    // 时钟生成
    initial begin
        cp = 0;
        forever #10 cp = ~cp; // 50MHz
    end
    
    // 测试用例
    initial begin
        reset = 1;
        #100 reset = 0;
        
        // 校时测试
        #1_000_000 $display("Test completed");
        $finish;
    end
endmodule

关键测试场景

1. 上电复位测试
2. 跨时钟域信号测试
3. 边界条件测试（23:59:59→00:00:00）
4. 按键防抖测试

4.2 在线调试技巧

利用BASYS2上的LED资源进行状态监控：

assign LED[0] = clock;      // 1Hz时钟监测
assign LED[1] = alarm;      // 闹钟状态
assign LED[2] = set_enable; // 校时模式

ChipScope Pro信号抓取配置要点：

1. 设置触发条件为"校时按键按下"
2. 抓取时钟相关信号时选择异步采样
3. 存储深度设置为2048点以上

5. 工程优化与扩展

5.1 低功耗设计技巧

1. 时钟门控技术

always @(posedge cp) begin
    if(!enable) begin
        clk_gated <= 0;
    end
    else begin
        clk_gated <= clk;
    end
end

2. 操作数隔离

always @(*) begin
    if(enable) begin
        result = a + b;
    end
    else begin
        result = 0;
    end
end

5.2 功能扩展建议

1. 温湿度传感器集成

module SHT21_Interface(
    input clk,
    inout sda,
    output scl,
    output [15:0] temp,
    output [15:0] humidity
);
    // I2C控制器实现
endmodule

2. 无线同步功能

module NTP_Client(
    input clk,
    output uart_tx,
    input uart_rx,
    output [23:0] sync_time
);
    // NTP协议实现
endmodule

通过模块化设计方法，数字钟系统可以方便地扩展各种外设功能，而无需重构核心计时逻辑。这种设计哲学不仅适用于教学项目，更是工业级FPGA开发的最佳实践。