chief_cf的博客

做ASIC或FPGA设计的人每天用得最多的verilog语法应该就是这2个了，在面试的时候它们有何区别亦是高频考点，回顾之前的笔记，对其整理如下。if-else和case都是有优先级的，其中case可以通过synthesis parallel_case综合约束命令取消优先级；eg：case(sel)// synthesis parallel_case 在组合逻辑中若分支没写全则都会综合出锁存器，其中case可以通过synthesis full_case综合约束命令或default来避免，...

FPGA实现小数分频（4.5），下载源码直接可以用

Quartus 中出现问题及解决办法（1）`Internal Error: Sub-system: SDR, File: /quartus/sld/sdr/sdr_tx_trigger_gen2.cpp, Line: 7477 iter == this->m_uniq_node_set.end() Stack Trace: 0x1612aa: SDR_TX_TR

FPGA与MATLAB联合仿真FIR滤波器最近在做毕业课题，其中需要用到FIR滤波，所以在实际应用前需要对FIR进行仿真测试，具体步奏如下：0、用matlab产生FIR滤波器所需参数，并量化为FPGA所需的指定位宽；1、用matlab产生测试信号，并量化为指定位宽，作为FPGA的输入；2、利用QuartusII调用FIR IP核，利用第0步产生的参数来设置FIR滤波器；3、编写test_bench，