FPGA语法
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沉潜者，成就必更切实。
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Verilog中if-else和case对比
做ASIC或FPGA设计的人每天用得最多的verilog语法应该就是这2个了，在面试的时候它们有何区别亦是高频考点，回顾之前的笔记，对其整理如下。if-else和case都是有优先级的，其中case可以通过synthesis parallel_case综合约束命令取消优先级；eg：case(sel)// synthesis parallel_case 在组合逻辑中若分支没写全则都会综合出锁存器，其中case可以通过synthesis full_case综合约束命令或default来避免，...原创 2021-09-18 16:40:57 · 7383 阅读 · 0 评论 -
关于Verilog HDL中阻塞与非阻塞赋值形象理解
Verilog中阻塞、非阻塞赋值几点理解，详细说明这两种赋值语句的区别，以及在具体写代码时应该注意的问题原创 2016-08-30 22:38:41 · 20124 阅读 · 5 评论