Chi_Hong的博客

一、IS## 标题 ##ERDESE2简介 ISERDESE2是专用的串并转换器，它在完成串并转换 二、测试程序三、仿真结果

一、目标1、掌握软件中断进行核间通信的原理及方法。2、使用共享内存进行数据交互。3、双核协同工作的基本模式。二、基本功能软中断软中断TCP_ClientCPU0CPU1串口共享内存三、SGI\共享内存1、软件中断(SGI)CPU可以通过SGI中断自己，或者被其他CPU中断。ZYNQ7000有16个SGI；使能SGI需要写中断号到ICDSGIR寄存器并指明目标CPU。清中断可以读I...

ZYNQ7020_LINUX_VDMA一、目标二、准备工作1、生成图片数组2、生成.bit文件3、修改设备树三、裸机程序1、VDMA初始化2、图片写入内存四、驱动介绍1、驱动结构2、结果一、目标编写VDMA驱动 ，通过HDMI显示一幅图。二、准备工作1、生成图片数组选取一张640*480大小的图片，保存为imag.jpeg，导入到Matlab中执行以下程序，生成vdma_img.h文件。...

ZYNQ7020_Linux_HLS_IP的驱动一、目标二、准备工作1、生成.bit文件三、裸机程序1、HLS IP初始化四、驱动介绍1、驱动结构2、测试程序3、结果一、目标驱动HLS 生成的角点检测IP。二、准备工作1、生成.bit文件将编译好的HLS IP添加到vivado工程中。三、裸机程序1、HLS IP初始化HLS IP的初始化主要是完成控制寄存器和行列、阈值寄存器数值...

文章目录一、XDC约束格式二、系统同步接口(System Synchronous)1、Single Data Rate(SDR),Rising Edge2、Double Data Rate(DDR)三、源同步接口(Source Synchronous)1、Center Aligned1>、Single Data Rate(SDR),Rising Edge2>、Double Data R...

文章目录一、XDC约束格式二、系统同步接口(System Synchronous)1、Single Data Rate(SDR),Rising Edge2、Double Data Rate(DDR)三、源同步接口(Source Synchronous)1、Setup/Hold Based2、Skew Based1>、Single Data Rate(SDR),Rising Edge2>...

时序分析基础一一、时序模型二、时序分析中的基本概念1、发起沿与捕获沿2、数据到达时间3、时钟到达时间4、建立时间的数据需求时间5、保持时间的数据需求时间6、建立时间裕量7、保持时间裕量三、总结本文参考《vivado从此开始—to learn vivado from here》高亚军编著Vivado综合后的时序报告是可信的，也可在综合后添加时序约束后直接查看时序报告。一、时序模型一般时序...

时序约束一、时钟周期约束1、确定主时钟1)、主时钟之间有明确的相位关系2)、异步时钟3)、差分时钟约束4)、同源多时钟5)、高速收发时钟6)、虚拟时钟二、两种时序例外1、多周期路径2、虚假路径本文参考:《综合与时序分析的设计约束—Synopsys设计约束(SDC)实用指南》《vivado从此开始—to learn vivado from here》一、时钟周期约束在设计中说明时钟的S...