【温故而知新】【2】时钟分频-奇数50%占空比

SEU-RC

于 2015-09-30 10:34:10 发布

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分类专栏： Verilog HDL Examples 文章标签： Verilog-时钟

本文链接：https://blog.youkuaiyun.com/chevroletss/article/details/48826029

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这篇博客介绍了如何用Verilog实现奇数时钟分频，达到50%占空比。通过计数器在时钟正边沿计数，结合上升沿和下降沿触发的分频信号，最后合并得到所需时钟。文中提供了3分频和17分频的仿真波形验证了代码的正确性。

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【温故而知新】【2】时钟分频-奇数50%占空比

昨天写了个时钟分频的Verilog代码，今天继续写，只不过这次写的是：奇数分频，50%占空比
实现方法很简单：

计数器，时钟正边沿计数
上升沿触发的时钟分频
下降沿触发的时钟分频
合并上述两种时钟分频信号

Verilog代码如下，依然是参数化的设计：

这里写代码片

//===========================================================
// Author: seuchenrui@126.com
//
// Description:
// This is a simple verilog code for clock frequency division
// this code can be used to get 
// 1. odd

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