linux下gvim高亮显示verilog与systemverilog

这篇博客介绍了如何在Linux环境下配置gvim,使其能够高亮显示Verilog和SystemVerilog代码。通过创建和编辑特定的.vim文件,设置filetype,并添加相应的语法高亮定义,最终通过修改.vimrc文件启用这些设置,实现代码的语法高亮显示。

摘要生成于 C知道 ,由 DeepSeek-R1 满血版支持, 前往体验 >

进入home目录:        cd ~        ;

建立一个隐藏文件夹:mkdir .vim,如果有则不用新建,通过命令ls -a可以查看;

进入.vim文件夹;依次创建ftdetect与syntax文件夹:

mkdir ftdetect        syntax        

在syntax目录下新建sv.vim文件:

    gvim    sv.vim        ;

复制au BufRead,BufNewFile *.sv set filetype=verilog_systemverilog 到sv.vim 中;保存

sv.vim退出。

回退到syntax目录下,新建文件verilog_systemverilog.vim

gvim verilog_systemverilog.vim

在verilog_systemverilog.vim中输入以下内容:


" Vim syntax file
" Language:    SystemVerilog
" Maintainer:    Stephen Hobbs <stephenh@cadence.com>
" Last Update:  Wed Jun 14 15:56:00 BST 2006
" Built on verilog.vim from vim63

" For version 5.x: Clear all syntax items
" For version 6.x: Quit when a syntax file was already loaded
if version < 600
   syntax clear
elseif exists("b:current_syntax")
   finish
endif

" Set the local value of the 'iskeyword' option
if version >= 600
   setlocal iskeyword=@,48-57,_,192-255
else
   set iskeyword=@,48-57,_,192-255
endif

" Taken from the SystemVerilog 3.1a Annex B:
syn keyword systemverilogStatement   alias always always_comb always_ff always_latch
syn keyword systemverilogStatement   and assert assign assume automatic before begin
syn keyword systemverilogStatement   bind bins binsof bit break buf bufif0 bufif1
syn keyword systemverilogStatement   byte case casex casez cell chandle class clocking
syn keyword systemverilogStatement   cmos config const constraint context continue cover
syn keyword systemverilogStatement   covergroup coverpoint cross deassign default
syn keyword systemverilogStatement   defparam design disable dist do edge else end
syn keyword systemverilogStatement   endcase endclass endclocking endconfig endfunction
syn keyword systemverilogStatement   endgenerate endgroup endinterface endmodule
syn keyword systemverilogStatement   endpackage endprimitive endprogram endproperty
syn keyword systemverilogStatement   endspecify endsequence endtable endtask enum event
syn keyword

评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值