ce123的技术博客

如何学习总线技术以形象生动的比喻来描绘了总线技术的基本思想，指出了总线的基本分类和总线传输的基本原理，以及在学习过程中应当掌握的最基本的知识，对初学者有起到抛砖引入的作用。0引言　　如果一座只能容一个人来往的独木桥，两端的人都想要过桥，为了不拥挤、阻塞，那我们就得采取有效的办法。比如规定某段时间哪端的人过桥，另一端的人就等着该他过桥的时间段的到来，同时也还可以规定人多时要按先来后到或年

总线的操作时序和操作方式操作时序（timing）：各信号有效的先后顺序及配合关系(1) 同步方式•发送、接收双方统一步调，具备统一的时钟信号。•完全由同步时钟确定收发时刻，没有应答信号。•例：总线的读操作(2) 异步方式•发送、接收双方根据自身的工作速度来确定总线传送的步调•没有统一的时钟信号，有主同步MSYN和从同步

总线的分离式通信          同步通讯、异步通信和半同步通信都是从主模块发出地址和读写命令开始，直到数据传输结束。在整个传输周期中，系统总线的使用权完全有占有使用权的主模块和由他选中的从模块占据。进一步分析读命令传输周期，发现除了申请总线这一阶段外，其余时间主要花费在如下3个方面。1.主模块通过传输总线向从模块发送地址和命令。2.从模块按照命令进行读数据的必要准备。3.从模块

总线的半同步通信           半同步通信集同步与异步通信之优点，既保留了同步通信的基本特点，如所有的地址、命令、数据信号的发出时间，都严格参照系统时钟的某个前沿开始，而接收方都采用系统时钟后沿时刻来进行判断识别。同时又像异步通信那样，允许不同速度的模块和谐地工作。为此增设了一条“等待”( )响应信号线。           以读命令为例，在同步通信中，主模块在T1发出地址，T2

总线的同步通信          通信双方由统一时标控制数据传送称为同步通信。这个公共的时钟可以由CPU总线控制部件发送到每一个部件（设备），也可以让每个部件有各自的时钟发生器，时标通常由CPU的总线控制部件发出，送到总线上的所有部件；也可以由每个部件各自的时序发生器发出，但必须由总线控制部件发出的时钟信号对它们进行同步。 　　   由于采用了公共时钟，每个部件什么时候发送或接收信

高阻态和三态门高阻态           高阻态这是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定。　　高阻态的实质：电路分析时高阻态可做开路理解。你可以把它看作输出（输入）电阻非常大。他的极限可以认为悬空。也就是

同步复位和异步复位的比较一、特点：         同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用Verilog描述如下：always @ (posedge clk) beginif (!Rst_n)...end        异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。

TTL电平和CMOS电平             TTL电路的电平就叫TTL 电平，CMOS电路的电平就叫CMOS电平。TTL电平            TTL电平信号被利用的最多是因为通常数据表示采用二进制规定，+5V等价于逻辑"1"，0V等价于逻辑"0"，这被称做TTL（晶体管-晶体管逻辑电平）信号系统，这是计算机处理器控制的设备内部各部分之间通信的标准技术。TTL电平信号对于计算

触发器的建立时间和保持时间图1 建立时间和保持时间示意图    建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；    保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入

总线的异步通讯方式           异步通讯克服了同步铜须的缺点，允许各模块的速度不一致，给设计者充分的灵活性和选择余地。它没有公共的时钟标准，不要求所有部件严格的统一操作时间，而是采用应答方式(又称握手方式)，即当主模块发出请求信号时，一直等待从模块反馈回来“响应”信号后，才开始通信。这要求主从模块之间增加两条应答新。         异步通讯又称应答通讯，是一种建立在应答式或互锁机