【Ultrascale+ MPSOC学习记录】12、PL端以太网使用lwip

最新推荐文章于 2025-11-13 11:26:18 发布

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#学习 #fpga开发 #嵌入式硬件 #fpga #单片机

还是参考ALINX教程，学习PL端以太网如何使用，从教程中可以看到，开发板使用了一个xilinx默认不支持的phy JL2121，所以需要修改lwip的库源码。
修改位置是：
C:\Xilinx\Vitis\2022.1\data\embeddedsw\ThirdParty\sw_services\lwip211_v1_7\src\contrib\ports\xilinx\netif
xaxiemacif_physpeed.c

之前实现了PS端的lwip，现在来实现PL端。

Vivado工程

为了实现PL的端以太网，还需修改一些MPSOC的设置，使能中断口和HP0口：
在这里插入图片描述
添加 AXI 1G/2.5G Ethernet Subsystem 模块

然后依次点击自动连接：

然后就生成了自动连接关系，还自动生成了一个DMA IP：

然后把pll的时钟断开，换成外部的200M差分输入：

再添加一个4位宽的concat，把中断脚都接到IRQ上面去：
在这里插入图片描述
然后保存BD，关闭BD，再重新生成一下wrapper；
然后添加xdc约束管脚位置：

set_property PACKAGE_PIN A6 [get_ports {
   
   mdio_rtl_0_mdc     }] 
set_property PACKAGE_PIN C8 [get_ports {
   
   mdio_rtl_0_mdio_io }] 
set_property PACKAGE_PIN D5 [get_ports {
   
   reset_rtl_0  }] 
set_property PACKAGE_PIN E5 [get_ports {
   
   rgmii_rtl_0_rxc    }] 
set_property PACKAGE_PIN B8 [get_ports {
   
   rgmii_rtl_0_rx_ctl }] 
set_property PACKAGE_PIN A5 [get_ports {
   
   rgmii_rtl_0_rd[0]  }] 
set_property PACKAGE_PIN B5 [get_ports {
   
   rgmii_rtl_0_rd[1