vivado Black Boxes

设计可以包含EDIF文件，这些文件由以下程序生成：

•合成工具

•原理图文本编辑器

•任何其他设计进入机制

这些模块必须实例化才能连接到设计的其余部分。使用BLACK_BOXHDL源代码中的实例化。Vivado合成允许您将特定约束应用于这些BLACK_BOX实例。之后您将设计设为BLACK_BOX，该设计的每个实例都是BLACK_BOX。下载编码示例中的编码示例文件。

Black Box Verilog Example

Filename: black_box_1.v

// Black Box

// black_box_1.v

//

(* black_box *) module black_box1 (in1, in2, dout);

input in1, in2;

output dout;

endmodule

module black_box_1 (DI_1, DI_2, DOUT);

input DI_1, DI_2;

output DOUT;

black_box1 U1 (

.in1(DI_1),

.in2(DI_2),

.dout(DOUT)

);

endmodule

Black Box VHDL Example

Filename: black_box_1.vhd

-- Black Box

-- black_box_1.vhd

library ieee;

use ieee.std_logic_1164.all;

entity black_box_1 is

port(DI_1, DI_2 : in std_logic;

DOUT : out std_logic);

end black_box_1;

architecture rtl of black_box_1 is

component black_box1

port(I1 : in std_logic;

I2 : in std_logic;

O : out std_logic);

end component;

attribute black_box : string;

attribute black_box of black_box1 : component is "yes";

begin

U1 : black_box1 port map(I1 => DI_1, I2 => DI_2, O => DOUT);

end rtl;