顶层文件中报错端口类型声明错误

本文详细解析了Verilog HDL中常见的端口连接错误,具体为output或inout端口未正确连接到结构性线网表达式的问题。阐述了端口类型与信号类型之间的正确连接方式,纠正了LED输出端口的类型声明错误。

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错误:Error (10663): Verilog HDL Port Connection error at PLL_LED.v(18): output or inout port "Led" must be connected to a structural net expression

首先声明:由于模块内部的限制,input端口或inout端口的默认类型是wire,;output端口可以是线网型wire,也可以是寄存器型reg。

  output端口和inout端口必须和下一级的线网型wire信号连接,而input端口可以用线网型wire和寄存器型reg两种类型的信号来驱动。

上图中,LED[2:0]的类型声明是错误的,虽然它是输出端口,但不一定是reg型,由第二个红圈可知道,模块例化时,输出端口Led必须和下一级的线网型信号连接,故LED[2:0]应声明为wire.
 

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