HDLBits一位热码FSM

GGGLF

已于 2022-06-06 21:19:59 修改

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文章标签： fpga开发

于 2022-06-06 21:19:08 首次发布

本文链接：https://blog.youkuaiyun.com/cabinGGG/article/details/125154448

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这个博客展示了如何用Verilog语言设计一个独热码编码模块。该模块接收一个输入信号和当前状态，并根据给定的逻辑条件更新状态，输出新的独热码。同时，它还提供两个输出信号out1和out2，它们根据特定的组合逻辑得出。这个设计对于理解和应用数字逻辑系统，特别是在状态机和编码问题中，具有实际意义。

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独热码的编码方式，这也是一种很好的方法。

module top_module(
    input in,
    input [9:0] state,
    output [9:0] next_state,
    output out1,
    output out2);
	
assign next_state[0]=~in&(state[0]|state[1]|state[2]|state[3]|state[4]|state[7]|state[8]|state[9]);
assign next_state[1]=in&(state[0]|state[8]|state[9]);
assign next_state[2]=in&state[1];
assign next_state[3]=in&state[2];
assign next_state[4]=in&state[3];
assign next_state[5]=in&state[4];
assign next_state[6]=in&state[5];
assign next_state[7]=in&(state[6]|state[7]);
assign next_state[8]=~in&state[5];
assign next_state[9]=~in&state[6];

assign	out1=(state[8]|state[9]);
assign	out2=(state[9]|state[7]);


endmodule