ViTAD: Timing Violation-Aware Debugging of RTL Code using Large Language Models

ViTAD相关总结与翻译

一、文章主要内容

在超大规模集成电路（VLSI）设计流程中，寄存器传输级（RTL）阶段的时序优化对设计成功至关重要，然而传统时序调试依赖人工与EDA工具结合，效率低且易出错。为此，本文提出ViTAD框架，旨在实现RTL代码时序违规的自动化调试，具体内容如下：

1. 核心流程
   • 预处理与图构建：解析Verilog代码生成抽象语法树（AST），提取控制流与数据流信息，结合时序违规报告构建信号时序依赖图（STDG），节点标注代码位置、位宽等信息，违规寄存器节点额外携带时序违规数据，边描述节点间数据与控制依赖。
   • 违规路径分析与根因推断：从STDG的违规寄存器节点出发，遍历图提取潜在路径并简化为单一物理执行路径，将路径、违规代码及基础信息输入大语言模型（LLM），推断时序违规根因（如建立时间违规、保持时间违规、时钟域交叉错误等）。
   • 动态修复模板生成：基于根因进行场景识别，通过规则化多级别解析算法提取技术参数，匹配预定义场景后从领域知识库检索对应修复策略与示例，利用参数化动态修复模板引擎生成个性化修复方案。
2. 关键组件
   • 时序违规知识库：整合技术手册与工程笔记中的调试知识，按“违规类型→子场景→修复策略”三级