buzhiquxiang的博客

一、timing时序1、占空比不为50%（单沿触发，占空比对综合无影响；双沿触发，占空比对综合有影响）（1）通过-wave_form改变占空比；例如 create_clock -period 2 -wave_form {0 0.6} [get_ports CLK]（2）通过-wave_form改变初始相位，但是不推荐create_clock -period 2 -wave_form {0...

1、综合策略（1）top-down：层次化结构，只对顶层设计进行全面约束，针对个别模块有特殊约束；比如管理模块（clock模块，reset模块等）的综合不会与工作模块（顶层模块）放在一起综合的（2）bottom-up：对底层的各个模块定为current_design，进行综合，加上dont touch属性；若各层之间有group logic（如与门），还需要对group logic约束；这种风...

1、工作环境约束一方面是设置DC的工作环境，也就是DC要从在什么样的环境下对你的设计进行约束；另一方面是为了保证电路的每一条时序路径延时计算的精确性，特别是输入/输出路径的精确性，单单靠外部的输入延时和输出延时的约束是不够，还要提供设计的环境属性。输入管脚：驱动能力，input transition time输出管脚：RC模型，loading模型PVT conditionsparasi...

关于objects1、分类2、包括六类：Design、clock、port、net（模块与模块之间的互连线）、cell（例化的模块）、pin（cell里面的引脚）3、design可以转换为cell4、当objects名字相同时：加在net上，5个单位的电容会覆盖原电容值；加在port上，5个单位电容与原电容值x并联，总电容值为（5+x）个单元set_load 5 [get_net...

Design Compile 是 synopsys 的综合软件，它的功能是把 RTL 级的代码转化为门级网表。综合包括：转译（translation),在转译的过程中，软件自动将源代码翻译成每条语句所对应的功能模块以及模块之间的拓扑结构，这一过程是在综合器内部生成电路的布尔函数的表达，不做任何的逻辑重组和优化。优化(Opitimization),基于所施加的一定时序和面积的约束条件，综合器...