verilog-for 语句实例

本文介绍了两个Verilog代码实例,分别展示了如何使用for语句实现8位数据低4位向高4位的移动以及计算13路脉冲信号高电平个数的功能。在第一个模块中,当res为0时,数据复位;否则,低4位数据移动到高4位。第二个模块利用for循环在每个时钟周期内计算输入数据中高电平的脉冲个数,并通过线型变量mun输出结果。

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1.1要求:实现8位数据低4位左移到高4位

1.2代码:

module  move(result,in,res,clk);

input [3:0] in;

input clk,res;

output [7:0] result;

reg [7:0] result;

integer i;

always@(clk or in or res)

begin

 if(res=0)//res=0,则复位

  begin

  result[7:0]=0;

  in[3:0]=0;

 end

else begin

       result[7:4]=0;

       result[3:0]=in;

     for(i=4, i<=7, i=i+1)

     begin

     result[i]=result[i-4];<

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