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一个不错的Verilog教程网址：https://www.runoob.com/w3cnote/verilog-tutorial.html

Verilog实例化元件时端口连接规则：（1）输入端口（input）：从模块内部看，输入端口必须为线网（wire）数据类型；从模块外部看，输入端口可以连接到线网或reg数据类型的变量。（2）输出端口(output)：从模块内部来讲，输出端口可以是线网或reg数据类型；从模块外部来看，输出必须连接到线网（wire）类型的变量，而不能连接到reg类型的变量。（3）输入/输出端口(inout)：从...

正数：原码、反码、补码相同，不多做介绍；关键说一下负数，负数反码：符号位不变，其余数按位取反；负数补码：符号位不变，其余数按位取反后再加1（反码加1）；这里重点说一下相反数，一个数（补码形式存储）的相反数不等于反码！它的获取方式如下：举例：对于正数，如4 = 0100（补码），它的相反数为-4，-4 = 1100（原）=1011（反）=1100（补），不难发现，4（0100）的相反数...

在网上查了一下关于1’s Complement和2’s Complement的区别，大部分答案都回答的不是很明确，谷歌了一下，如上图所示：1’s Complement表示按位取反；2’s Complement表示按位取反后再加1（其实就是取补码的操作）...