本文探讨了Verilog HDL中两种赋值方式的区别：阻塞型与非阻塞型。通过具体的always块代码示例展示了两种类型赋值在时序上的不同效果，帮助读者理解其在数字电路设计中的应用。
阻塞型：
always@()
begin
b=a;
c=b;
end
运行完之后，c=b=a;
而非阻塞型：
always@()
begin
b<=a;
c<=b;
end
运行一遍之后b=a;c=b(原来的b)不等于a;
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b=a;
c=b;
end
运行完之后，c=b=a;
而非阻塞型：
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c<=b;
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