Verilog学习笔记 HDLBits——Getting Started

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

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前言

HDLBits是一个Verilog在线学习网站，你可以直接在网站上编辑代码（Write your solution here框里），并进行综合仿真（点Submit，支持Quartus和Modelsim），查看波形图等（提交后会在下方显示）。

一、Getting Started

1.Getting Started

Practice: Build a circuit with no inputs and one output. That output should always drive 1 (or logic high).
翻译:建立一个输出为1的电路。
Solution（不唯一，仅供参考）：

module top_module( output one );

    assign one = 1;

endmodule

Timing Diagram

2.Output zero

Practice：Build a circuit with no inputs and one output that outputs a constant 0.
翻译：输出0。
Solution（不唯一，仅供参考）：

module top_module(
    output zero
);
    assign zero = 0;
endmodule

Timing Diagram

总结

1、Verilog结构位于在module和endmodule 声明语句之间，每个Verilog程序包括4个主要部分：端口定义、I/O说明、内部信号声明和功能定义。
2、 1对应高电平信号，0对应低电平信号
3、assign语句是描述组合逻辑最常用的方法之一，只需要后面加一个方程式即可。