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在modelsim里，新建工程，然后将需要被仿真的所有源文件加入，并且加入对应的testbench，然后进行编译，编译通过并且没有错误，就可以进行仿真了。simulation 里选择 start simulation ，然后会弹出需要仿真顶层文件设置，然后在 work 里找顶层文件。然后选择需要仿真的文件，ok。然后在下面的图中进行变量选择，然后将其添加到波形， Add w

主要收获：1.阻塞赋值与非阻塞赋值；2.代码测试；3.组合逻辑电路和时序逻辑电路。 阻塞赋值与非阻塞赋值：1.阻塞赋值“=”（组合逻辑电路），非阻塞赋值“”（时序逻辑电路）；2.Verilog模块编程的8个原则：(1)  时序电路建模时，用非阻塞赋值。(2)  锁存器电路建模时，用非阻塞赋值。(3)  用always块

任意分频模板和技巧（一）   偶数的分频技巧（1）       任意偶数分频(占空比为50%)的模板/******************** N  dividen clk   (1:1) duty  Template ***************/module clk_div(     inputclk_100,     output clk_out); /

xilinx 时钟问题：ERROR:Place:1398 - A clock IOB / BUFGCTRL clock component pair have been found that are not placed at an optimal clock IOB / BUFGCTRL site pair. The clock IOB component is placed at sit

常见存储器概念辨析：RAM、SRAM、SDRAM、ROM、EPROM、EEPROM、Flash存储器可以分为很多种类，其中根据掉电数据是否丢失可以分为RAM（随机存取存储器）和ROM（只读存储器），其中RAM的访问速度比较快，但掉电后数据会丢失，而ROM掉电后数据不会丢失。ROM和RAM指的都是半导体存储器，ROM是Read Only Memory的缩写，RAM是Rando

Abtractgenerate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经被链接到一起，并完成层次的引用。Introduction1.generate语法定义genv

在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。    图1是一个跨时钟域的异步通信实例，发送域和接收域的时钟分别是clk_a和clk_b。这两个时钟频率不同，并且存在一定的相位差。对于接收时钟域而言，来自发送时钟域的信号

1. MATLAB所定义的特殊变量及其意义变量名 意义 help 在线帮助命令, 如用help plot调用命令函数plot的帮助说明。 who 列出所有定义过的变量名称 ans 最近的计算结果的变量名 eps MATLAB定义的正的极小值=2.2204e-16 pi π值3.14159265... inf ∞值，无限大 NaN 非数 2.  MATLAB中

多媒体处理FPGA实现-System Generator篇（清晰）http://www.61ic.com/FPGADownload/BookPaper/Book/201112/73170.html压缩解压缩IP核源码http://www.61ic.com/FPGADownload/Xilinx/code/201112/73171.htmlXilinx

Mcode使用非常重要。当我们编写好 function 时候，保存相应的.M 文件，然后我们可以新建 simulink ，然后在加入 Mcode 模块，然后进行相应的函数设置，将函数的输入端口连接 in1，在函数的输出端口加out1，然后加入 system generator token ,  run  ,然后就可以在 命令行调用该函数了。%%%%%%%%%%%

转自：http://blog.youkuaiyun.com/surgeddd/article/details/4683657一、锁存器锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。锁存器不同于触发器，它不在锁存数据时，输