39、数字滤波器结构及其低功耗设计策略

数字滤波器结构及其低功耗设计策略

1. 电源电压缩放降低功耗

在数字滤波器设计中，电源电压缩放是一种有效降低功耗的方法。使用较低的电源电压可以显著减少功耗，但同时会导致CMOS电路的最大时钟频率降低，其关系由以下公式表示：
[f_{CL} = \frac{k (V_{DD} - V_{T})^{\beta}}{V_{DD}}]
其中，(k)是与工艺相关的常数，(\beta)在现代CMOS工艺中是略大于1的常数，(V_{T})是MOSFET的阈值电压。

从速度的角度来看，低阈值电压的CMOS工艺是首选。在实际应用中，许多电路采用具有两种阈值电压的工艺制造。低阈值电压的晶体管用于高速电路，而高阈值电压的晶体管用于低速电路，因为后者的泄漏电流较小。

降低功耗的方法还包括减少算术工作量。这可以在算法层面通过使用高效、低灵敏度的结构来实现，这些结构允许使用较少且简单的系数；在硬件层面则使用简化的乘法器实现。通常，在这些技术中会忽略由于内存、通信和控制导致的功耗，尽管它们的贡献可能很大。常见的减少算术工作量的方法包括使用多相结构和频率掩蔽技术。

另一种基于电源电压缩放的方法是在低电源电压下运行实现。流水线和交错不适用于递归算法，但可以在逻辑层面在递归循环内进行流水线操作。因此，充分利用递归算法的所有并行性以实现更高的速度非常重要，这有助于降低电源电压。

1.1 电源电压与时钟频率关系分析

参数	含义
(f_{CL})