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这里以下降沿计数数，上升沿分频的，时钟最好是50%的，不然容易出问题。分享一个fpga任意分频的代码，非50%占空比的分频代码，补充一个比较简单的，可以固定脉宽的分频代码。这样输出的波形，在分频后还是分频前的脉宽。这里以16以内 的分频为例。

画sch图中，不可避免的要画IO管脚，IO管脚一般分为三类，I，O，IO。画这三类管脚时 步骤：1、首先需要在管脚上画一条延长线；2、然后给这个延长线加上netname，如果是数据总线则向这样命名data[7:0],被命名的细线会自动变为粗线；3、最后用IOport工具，画矩形，把netname包含在里面，这样就OK了，记住不要点那个线或名字，是没用的，只能在名称上面画矩形。部...

对于diamond来说，查看RTL级的示图时，必须以LSE（自带的综合工具）来编译综合代码。而经常会出现Synplify pro编译通过，LSE编译出现bug的情况，所以用LSE编译代码，总不让人放心。默认使用Synplify pro时，是无法查看RTL图。好在lattice提供了syncplify pro for lattice工具可供我们来分析代码，同时可大概查看设计视图。

具体的一张错误如下图：可能你的错误不是这样的，但是会出现Fatal Error。具体解决方法： intel官网解释：Internal Error: Sub-system: RVD, File: /quartus/rtlv/rvd/rvd_netlist_component.cpp, Line: 9067DescriptionDue to a problem in the Quartus® II software version 13.0 Web Edition, y...

1、--GENERIC可以用来指定一些全局的变量，它要放在entity之后，port口映射之前entity ethernet is generic( --GENERIC语句指定的参数是全局的MIIM_PHY_ADDRESS : t_phy_address := (others => '0');MIIM_RESET_WAIT_TICKS : natural

在使用lattice domiand时，出现了下面示图现象，一个输入信号总是出现在unconnected栏里，也即意味着你不能绑定管脚。logical net 'clkin' has no load.input pad net has no legal load.虽然是警告，但是这样你的功能就无法正常的测试实现了。经过几次的反复检查代码，并没有发现这个管脚的代码

lattice diamond由于没法直接查看状态机，有时候是不利于分析，所以需要三方工具来辅助实现。同理使用自带集成的synplify pro分析工具来实现FSM的分析。1、使用Synplify Pro打开工程2、按照默认配置，点击Runing，3、ok后，点击Implentmentation Directory，找到fsm文件就是状态机文件，双击打开就可以看状态图了。具

比如FPGA透传I2c时，其实非常简单，直接用原理图搭建，用硬件描述语言我描述不出来这个逻辑，只要想通了，底层的直接用硬件原理图搭建，可以做成标准模块主要I2c透传时，FPGA的两路I2C的双向口 管脚都未加上下拉电阻，所以驱动能力很弱；只能使用I2c搭接的外接处理器内部的弱上拉驱动，；所以用硬件描述语言写出来的程序，观察出来的波形有很多高阻态；使用上述三态们搭建就...

一般Modelsim看的信号波形都是test bench中定义的默认信号。有时候需要看模块内部信号。可以选择sim窗口，查看internal，一般选择需要查看的信号在Objects窗口出现的信号，根据需要直接拖到Wave窗口即可。还可以采用的方法是在Transcript窗口输入命令add wave /testbench_name/design_unit_name/signal_name...

Q/T/A/TC：Question/Thinks/Answer/Test CaseQ：VHDL中，变量溢出fpga会怎么操作T：可以使用modesim仿真看看，或者在实际的fpga平台抓数据看TC：test case1tc1：使用modesim仿真integer类型变量，定义的时候规定integer取值范围，测试代码如下：library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;u...

上百度搜索，有人说这样可以JTAG已死，没事烧纸：：：：：：焚~~~超生方法（实验一次没成功，但是好多人都说成功过，坏了不妨一试）：Cyclone III的JTAG死而复生经过durgy指点，我让ep3c40f484c8的jtag死而复生了，这里写一下过程好让后继者迅速超生。1、检查确认是否是jtag的引脚在芯片内部短路了，具体方法自己发

首先编译通过，在工程管理第一栏点击要生成symbol的模块上右键Generate SCH Symbol。一般在当前目录下会生成.sym文件；也有在user的docment目录下的。要注意，没看到哪儿可以设置symbol的生成文件存储路径。

VHDL，modesim仿真，图形输入1、使用低频的时钟上升沿作为触发信号时，必须将触发信号加入信号敏感列表 不然可能会无法触发上升沿动作

原文转自：http://blog.sina.com.cn/s/blog_72cd3a5c01014wl1.html一个VHDL程序代码包含实体（entity）、结构体（architecture）、配置（configuration）、程序包（package）、库（library）等。  一、        数据类型1.用户自定义数据类型使用

1、在添加Lattice ECP3的仿真库后，调用自身的serdes IP核联合modesim仿真时出现下列错误：#         Region: /topblock_tf/UUT/I1# ** Fatal: (vsim-3693) The minimum time resolution limit (10fs) in the Verilog source is smaller than

VHDL有很多不可综合语句，以前总是想不通，既然不能综合，要他们 干啥？比如说wait，wait on....等等，后面终于想通了，你可以用来写testbench啊，哈哈哈哈，用来写激励文件用，并不是用来用逻辑功能的，哈哈哈，这些教科书真是的，没有一本书提过这些的用途，真是的￣へ￣。...