基于verilog hdl的3-8译码器的设计与仿真——vivado2020.1中实现
基于verilog hdl的3-8译码器的设计与仿真——vivado2020.1中实现( 纯小白向,学会3-8译码器的设计与仿真以及vivado的基本使用)本文旨在为学习verilog hdl的小白提供入门初试题目,及对vivado使用能有基本了解。vivado创建工程打开vivado,点击Create Project创建新工程点击Next创建自己的项目名及文件目录,项目名不可有空格与中文,目录最好为全英文,下面的勾勾会在目录下创建子文件夹,可默认勾选这里默认即可,点击Next此处为选
原创
2020-08-29 17:14:58 ·
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