andeyeluguo的博客

写了根据闫石老师的数字电路基础写了一个一个半加器半加器代码为module half_adder(A,B,S,CO); input A,B; output S,CO; assign S = A^B; assign CO = A&B;endmodule测试代码为`timescale 1ns/1nsmodule main; reg A_tb;

[1] modelsim下载

1.首先根据verilog代码画出电路结构图2.屡清关系各个信号之间的关系   因为verilog代码是并行的，c代码是串行的，所以代码顺序不能完全一致3.语法关系转换   因为verilog代码是c代码形成的，语法完全对应，只是改变一下形式即可4.需要我的独家使short转换为bit的包裹代码   由于内部机密，就不传了，可以使用c++的bitset库

popcount 操作1     1   -1-1    1    1---------------卷积里面是相乘再相加1*(-1)+1*1+(-1*1)=-1相当于异或1     1    00     1    1--------------1     0    1popcount即数1的个数为2(bit_count),3为个数的数量公式

下载vivato在[2]中下载，其他版本试了下都有问题。按照代码[4]中破解即可另外：计算机中丢失 msvcr110.dll 、下载360卫士，选择人工服务，搜素dll修复即可license[1] Xilinx ML Suite https://china.xilinx.com/applications/megatrends/machine-learning.html [2] 2018年20G h...

已经励志要精通modelsim了，从网上看到了一个例子很好。总结步骤为：1. file>new library>2. file>new project>添加文件或新建文件3. 写代码4. 去问号，编译，方法很多   可以，1.右键，2工具栏，向下的符号3.菜单栏compile5. 看波形          1.   切换到library，点击worker,选择main   ...

在mobilenet中，广泛使用片状的卷积卷积核的代码为module conv_2d_kernel_( x0,x1,x2,x3,x4,x5,x6,x7,x8, y0,y1,y2,y3,y4,y5,y6,y7,y8, rst ); input[15:0] x0;input[15:0] x1;input[15:0] x2;input[15:0] x3;inp...