systemverilog 面向对象编程（2）（随机化，约束，线程）

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已于 2022-05-04 23:43:20 修改 · 274 阅读

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#硬件工程 #硬件架构

于 2022-05-04 21:24:53 首次发布

本文深入探讨了SystemVerilog中的面向对象编程，重点在于随机化（randomization）和约束（constrain）。在随机化部分，讲解了如何在类中使用随机变量，并介绍了randomize()方法的使用。约束部分则详细阐述了约束表达式的规则，包括权重分布、集合与inside操作，以及条件和双向约束。此外，还对比了fork … join与begin … end进程块的不同，并提到了fork … join_any/join none的用法。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

systemverilog 面向对象编程（2）（随机化，约束，线程）

4. randomization

4.1 带有随机变量的简单类

rand bit variable，
randomize（）: 检查随机化randomize的结果，assert/if ；
可以随机化整数和位矢量，不能随机化字符串，或在约束中指向句柄

4.2 约束 constrain

class stim;
	const bit[31:0] CONGEST_ADDR = 42;
	typedef enum {
   
   R

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