[转] verilog中的integer和reg的差别-优快云博客

本文探讨了Verilog语言中integer与reg类型的差异，重点分析了有符号数与无符号数的处理方式，以及在关系运算符作用下，不同类型的数值如何影响综合结果。

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http://www.cnblogs.com/dangxia/archive/2012/03/10/2389685.html

今天看代码时遇到了integer，只知道这是个整数类型，可详细的内容却一窍不通，查看了资料---《verilog数字VLSI设计教程》。其中是这么写到的：

大多数的矢量类型（reg或者net）都被默认当做无符号数。integer和real是个例外，它们被默认为当做有符号数。通常，real类型是不可综合的。

假设在没有溢出的情况下，不管是无符号数还是有符号数，它们都是二进制的一串数值而已；而当这个值被当做某种类型比较时：又符号数的MSB被用来表示这个数字的符号，而无符号数的MSB则是位权最高的那一位。无论采用什么样的二进制格式，一个无符号数永远也不能成为负值。

下面是一个和符号位有关的例子：

reg[31:0] A;
integer I;
...
A=-1;
I=-1;//both A and I hold 32'hffffffff
//
if(I>32'h0)
    $display("I is positive.")
else $display("I is not positive");//Prints "I is not positive"
if(A>32'h0)
    $display("A is positive");//Prints "A is positive"
else $display("I is not positive");