- 博客(5)
- 收藏
- 关注
RSS订阅原创 3G SDI level B 格式解析及转换至 level A
第三点，也是最坑的一点，需要单独操作 583 行和 1123 行的 Link B，583 行的 Link B 是数据行，但是 TRS 的 V 为 1，同样的，1123 行的 Link B 是消隐行，但是 TRS 的 V 为 0，需要分别修改。由于一帧图像总行数为1125行，肯定是不能简单地区分为奇偶的，所以3G level B 将两帧图像打包为一帧，第一帧 Link A 传输偶数行，第二帧 Link B传输偶数行。而 DL 是通过一根线缆，将两路 HD SDI 同时传输，从而实现 3G SDI 的带宽。
2024-06-19 17:06:12
1824
2Verilog高精度时钟频率测量模块
可以精准测量时钟频率的模块，目前最高在V7上测量过320MHz时钟，误差仅有±0.01MHz，祖传代码，经过多个项目验证。端口简单易用，其中clk_in是需要测量的时钟，clk_ref是已知频率的时钟，_int_out是测量频率的整数部分，_float_out是测量频率的小数部分，_locked是频率稳定信号。
2025-03-19
BT1120接口转AXI Stream接口模块
BT1120标准接口转Xilinx AXI Stream video接口模块，方便将BT1120接口的信号加入Xilinx的视频处理架构，在后端例化一个AXI Stream FIFO即可直接对接VDMA，已经过项目验证。
2025-03-19
RGB转AXI Stream接口模块
标准RGB接口信号转Xilinx AXI Stream video接口模块，端口简单，比Xilinx的Video to AXI Stream IP使用方便，在后端例化一个AXI Stream FIFO即可直接对接VDMA IP，已经过项目验证。
2025-03-19
Xilinx native接口转Xilinx drp配置接口Verilog代码
以native ram接口形式封装的drp接口，在需要纯逻辑动态配置IP时非常好用，按照native ram的时序进行操作即可，需要注意的是drp时序规定对一个地址操作后需要等待rdy拉高后才能进行下一次操作，所以无法像ram一样进行连续读写；接口内部已经做了上升沿判断，不会出现时序错误，只是每次en信号拉高以后需要拉低重新拉高才能进行下一次读写操作。
2025-03-19
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人