啸风

在Cadence设计完成带有FPGA芯片的原理图的时候，往往需要将FPGA管脚和网络对应关系导入vivado设计软件中，对于大规模FPGA管脚较多，一一对照查找难免出错，Cadence软件自带导出工具可支持UCF和CSV两种格式。本文利用Cadence导出的CSV文件，编写转换脚本进行转换。

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搭建petalinux开发环境1. 安装Ubuntu虚拟机2. 启动虚拟机进行简易安装3. 安装完成后首先更新软件应用程序4. 更新完成后需要开启root用户5. 安装Vmware Tools菜单7. 安装petalinux开发包8. Tftp服务器安装和配置:12. 配置默认shell13. 配置PetaLinux工作环境14. 创建工程创建工程:导入硬件描述文件:15. 配置工程16. Flash启动方式配置:17. 编译:18. Flash方式启动烧写文件生成:19. EMMC分区格式化20. 通过f

用FM25F32烧写并启动Zynq_xc7z020概述程序说明烧写步骤修改QSPI使能标志QE位打包boot.bin烧写文件。修改烧写程序烧写程序概述对于Xilinx公司Zynq系列的FPGA支持QSPI方式启动加载，但在Vivado开发环境SDK中不能够支持国产化厂家复旦微电子生产的Nor QSPI Flash，为此在PE测试工装上面进行了验证，验证FPGA采用XC7Z020，Nor FLASH采用FM25F32。并成功烧写了uboot和FSBL，启动加载成功。因为SDK不能支持这款FLASH，所以

fpga与dsp通过srio接口通信中断问题解决背景介绍问题描述问题分析排查解决方法背景介绍硬件采用K7+6678构架，K7通过srio接口向6678传输图像。问题描述在srio启动初始情况或dsp大批量写DDR3的过程中，尤其是写批量复杂数据时基本都会导致srio卡死，观测发现fpga死在发送数据状态，一直等待ready信号拉高，但一直无响应。问题分析排查由于发送数据采用Swirte协议，不带响应，虽然数据传输效率高，但是如果dsp端异常无法接收时，fpga还会一刻不停的写数据，直到异常，初步

简述Vivado工程在编译过程中产生很多临时文件，备份文件非常之大，经查阅有以下3种方法：保存tcl脚本工程复位全部备份保存tcl脚本方法打开Vivado工程，点击Project-Write Project tcl，保存tcl到工程目录，并将src/sdk目录与tcl文件一同压缩备份。工程复位方法工程复位是官方提供的一个tcl脚本指令：reset_project，执行后会将工程编译生成的过程文件/最终文件全部清空，复位后备份文件很小，但还原时需要重新编译。总结保存tcl脚本需要连同备