思维习惯的转变

本文探讨了在撰写设计文档过程中,从关注技术实现到聚焦需求定义的重要性。指出技术人员常易陷入细节而忽视整体目标。
        这几天在写一份设计文档。
        本来作为一个简单的初步设计文档的草稿,应该考虑的是我们需要做的是什么,大致上的功能怎样划分,有哪些非功能性的需求等。
        但是,在考虑这些问题的时候,总是不自觉的就想到了:这个功能我们应该采用什么技术来实现,该怎样实现,有哪些问题或者技术需要进一步的研究或者学习。
        这让我想起了在以前的公司的一件事情。当时公司的几个同事想大家自己来做一个简单的项目,实践一下新学习的技术。在确定了项目的方向之后,大家就开始在QQ上讨论需求,也就是需要实现哪些功能。但是10多分钟之后,在需求还没有确定的时候,讨论的方向就转向了某个需求该如何实现的问题了。
        这是不是技术人员的通病呢?总是喜欢从怎么实现去思考问题。
        我们都要开始学会从如何去做,转变到要做什么的角度考虑问题。要学会从技术实现去思考问题到从流程去思考问题的转变。
下载前必看:https://renmaiwang.cn/s/bvbfw Verilog设计_串并转换 / 移位寄存器实现了一种串并转换的功能,其核心原理在于移位寄存器的运用。 这里详细展示了串转并以及并转串两种不同的设计方案。 每一种转换模式都设有专属的使能信号,同时并行输出数据的格式提供了两种选择:最低有效位优先(lsb)最高有效位优先(msb)。 串并转换技术主要应用于串行传输与并行传输这两种数据传输模式之间的相互转换,而移位寄存器是达成这一目标的常用工具,能够支持并行及串行的数据输入与输出操作。 这些移位寄存器通常被设定为“串行输入、并行输出”(SIPO)或“并行输入、串行输出”(PISO)两种工作模式。 在串行数据输出的过程中,构成数据字符的码元会按照既定的时间顺序逐位进行传输。 相比之下,并行数据传输则是在同一时刻将固定数量(普遍为8位或16位等)的数据字符码元同时发送至接收端。 数据输入通常采用串行格式进行。 一旦数据成功输入寄存器,它便可以在所有输出端同时被读取,或者选择逐位移出。 寄存器中的每个触发器均设计为边沿触发类型,并且所有触发器均以特定的时钟频率协同工作。 对于每一个输入位而言,它需要经过N个时钟周期才能最终在N个输出端呈现,从而完成并行输出。 值得注意的是,在串行加载数据期间,并行输出端的数据状态应保持稳定。 数据输入则采用并行格式。 在将数据写入寄存器的操作过程中,写/移位控制线必须暂时处于非工作状态;而一旦需要执行移位操作,控制线便会变为激活状态,并且寄存器会被锁定以保持当前状态。 只要时钟周期数不超过输入数据串的长度,数据输出端Q将按照预定的顺序逐位读出并行数据,并且必须明确区分最低有效位(LSB)最高有效位(MSB)。
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