admiraion123的博客

时序（timing）是与FPGA速度相关的三大指标之一，其余两个为延时（latency）和吞吐量（throughput），这三个指标是相互影响的，设计时需要权衡。如更高的吞吐量通常意味着更多的寄存器，这有可能会增加延时；更低的延时通常意味着更少的流水线（pipeline），更大的组合逻辑，这可能会降低系统工作频率。接下来就讲讲lattice芯片中与时序约束相关的东西吧，我也是初学者，有很多不足之处...

本文主要参考的是Lattice的I/O使用手册，芯片为ECP5-25，官网下载搜索TN1265即可。FPGA中，数据与采样的关系有两种，中心对齐和边沿对齐，I/O口的高速设计也就是围绕这两个展开的。对于边沿对齐，需要调整时钟，保证满足捕获触发器的时序要求；对于中心对齐，需要平衡数据和时钟的延时，满足捕获触发器的时序要求。例如下图1是发送时边沿对齐模式的配置，ECLKSYNCB模块用于将时钟布到EC...

在这里记录一下，也是对学习的一个简单总结吧，也方便自己以后查询。项目中用到的是Lattice LFE5U-25F-6BG381C这款芯片，该芯片采用40nm工艺，相比以前有更多的dsp，性价比高。先看看这块芯片的资源吧，如下图所示。有197个PIO口，2个锁相环PLL，56个ebr（每个ebr18kb，相当于1个18x1024的dpram）或者1008kb嵌入式内存，28个18x18乘法器，24k...