Future Chaser的博客

AXI VIP

在uvm_reg_。block中添加 dut 中寄存器（表现为寄存器的值，不一定是v中mem的形式寄存器后门访问阻塞：如果同一个地址寄存器的访问sequence排队或者进行时，此时后门访问会阻塞至该地址空闲。

uvm_config_db::set一次能get多次吗？在顶层test创建c1和c2组件，test中set到c1一次int变量，c1任务get两次。可以看到c1get的两次都成功了。

domainsequencer的仲裁机制

1.连续读写的问题：按照之前ahb_mst_driver的写法，发送一个single的写操作后，再发送一个single的读操作会有以下问题。在ahb_mst_driver 拿到第二个req，即开始第一个transcation的data 传输时，hwrite会同时拉低，无法保证apb传输时pwrite稳定。修改driver，与上一个transaction的读写比较，不同的话 ，当等待hready拉高，开始传输：monitor中，当data phase完成时，才对hwrite信号采样。AHB协议中应该有规定，H

异步FIFO的UVM 验证环境，详细介绍，结合波形，更好理解异步fifo的工作过程。VCS+verdi Makefile 附代码，包含覆盖率收集目录1.DUT 设计2.UVM 验证2.1 环境搭建2.2 功能仿真测试2.2.x 写满及读空 异常测试2.2.x1 带有复位的读写测试1.DUT 设计本设计框图如下，经典asyn_fifo2.UVM 验证结合波形，更好理解异步fifo的读写过程！初入门的野路子verifier，不规范的地方请指正。也不知是否正确完整。