DC之Multiple clocks-Synchronous

实例：

同步时钟设计

• 同源时钟分频得到不同时钟频率的时钟。（图中CLKA,CLKB,CLKC是由同一时钟经DCM分频得到generated clk，时钟之间有固定的相位关系，此时的设计，如果需要保证一定的设计要求时，不能加set_false_path,需要DC去约束相应的路径）

Input Delay

当信号的时钟未输入时，可以通过设置virtual clocks解决输入输出偏移参考时钟的问题。

指明IN1相对于其时钟CLKA的输入延时。DC工具会自动根据CLKC和CLKA的相位关系（DC中未指定其相位关系，故默认以为其都是上升沿对齐）对tN进行约束。

Output Delay

输出延时为预估的输出引脚OUT1到外部期间输入端的延时。