紫枫洛天的博客

1 FPGA IP设置1 生成IP新建user_gpio.v代码如下, 目的是为了把AXI总线和FPGA外部引脚联系起来module user_gpio( input wire gpio_input, output wire [3:0] gpio_output, output wire zynq_gpio_input, input wire [3:0] zynq_gpio_output ); assign zynq_gpio_...

1 vivado 配置淘宝小熊猫电子提供的ZYNQ教程2 VITIS教程https://blog.youkuaiyun.com/longfei_3/article/details/103757018

2019之前的工程是SDK开发的, 在2019上没有launch sdk这个选项, 而是在tools/Vitis下1 升级工程这里要升级忽略2 report ip检查状态，然后升级 IP3 生产bit流这个过程有点久, 等待弹窗出来就OK4 Export Hardware5 tools/ launch vitis 启动vitis6 导入SDK环境选择eclips选择工程目录, 点击finish...