VHDL_3641BS四个7段数码管显示实验

VHDL_3641BS四个7段数码管显示实验

DATE:2016/10/27

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硬件连接图

PIN	七段数码管引脚	七段数码管含义
7	1	E
5	2	D
3	3	DP
1	4	C
143	5	G
141	6	第一个共阳
140	7	B
142	8	第二个共阳
144	9	第三个共阳
2	10	F
4	11	A
6	12	第四个共阳

以上为我开发版的硬件连接图,到手就是这样没办法改.使用的数码管为3641BS(共阳极)
从上图可知,我们使用四个共阳引脚作为每个数码管的片选信号,所以在代码器件里面我写了如下信号

entity led is   
port (  
clkin:in std_logic;  
clkout:out std_logic_vector(7 downto 0);  
enout:out std_logic_vector(3 downto 0)  
);  

名称	含义
clkin	时钟输入信号
clkout	七段数码管阴极接脚,为了方便,[7-0]对应[DP,G,F,E,D,C,B,A]
enout	四个七段数码管的共阳极片选信号线,[3-0]对应[四,三.二,一]

在这个实验当中,我们只能选择使用片选分别选其中某一个数码管来进行显示,所以我们这个是一个大循环