基于verilog的抢答器

最新推荐文章于 2025-05-31 19:25:56 发布

a14730497

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分类专栏： FPGA 文章标签： input comments output module date c

本文链接：https://blog.youkuaiyun.com/a14730497/article/details/7904488

该博客介绍了一个使用Verilog编写的抢答器设计，包括3个输入按钮，10秒倒计时，首个抢答者显示等功能。在倒计时过程中，如果有选手按下抢答按钮，则倒计时停止，显示第一个抢答者的序号，其他人抢答无效。当倒计时结束或按下复位键，抢答器将重新开始。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

功能说明：

1，用了3个输入代表抢答按钮，如果想设置更过直接更改；

2，初始时倒计时为10s；

3，如果倒计时为10s没人抢答，按下复位键，重新开始抢答；

4，在倒计时10s内有人抢答，则倒计时停止减一；

5，序号显示的是第一个抢答的人对应的序号，其他人抢答无效；

6，按下复位键，重新开始抢答。

代码如下：

`timescale 1ns/1ps
////////////////////////////////////////////////////////////////////////////////
// Company  :
// Author  : gong
// Create Date : 2012.8.24
// Design Name :
// Module Name : responder
// Project Name : responder
// Target Device: CycloneII EP2C8Q208C8
// Tool versions: QuartusII 9.0
// Description :
// Revision  : V1.0
// Additional Comments :
////////////////////////////////////////////////////////////////////////////////

module   responder (
                    clk,
                    rst_n,
   //                 kaishi,
                    fuwei,
                    key1,
                    key2,
                    key3,
                    xuhao,
                    shijian
                    );

input            clk;
input            rst_n;
//input            kaishi;
input            fuwei;
input            key1;
input            key2;
input            key3;
output    [2:0