FPGA verilog基本外设练习（一）

最新推荐文章于 2025-04-07 12:06:52 发布
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分类专栏： fpga 开源硬件 文章标签： fpga verilog 嵌入式
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本文档详细介绍了在FPGA中使用Verilog实现PLL锁相环的步骤，包括创建工程、添加PLL IP核、配置时钟频率、进行 Quartus 13.0 和 Modelsim 10.4 仿真。通过实例展示了如何在Modelsim中编译和仿真，验证50MHz和25MHz时钟输出的正确性。

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最近准备系统练习一下FPGA的基础知识，做一个简单的学习记录。
使用开发板为黑金开发板（ALTREA EP4CE6F17CBN），仿真软件为quartus 13.0 和 modelsim10.4。
前面学习过led 按键 和数码管，有机会再把学习记录补上，今天主要练习PLL锁相环。（因为想要系统练习一下，方便以后查看，所以步骤可能记录的比较详细，哈哈）

PLL倍频输出

一、创建工程
新建文件夹如下，用来存放我们之后的文件，分类明确。
在这里插入图片描述
工程路径和工程名称。在这里插入图片描述
创建完工程之后,添加PLL IP核:
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
接下来一直next,直到：
在这里插入图片描述
在这里插入图片描述
然后依次按照上面的步骤创建50M ,25M的时钟。最后点击finish，完成创建。
在这里插入图片描述
现在我们创建的ipcore文件夹下面就有这些文件了。
在这里插入图片描述
打开pll_clk.v文件，可以看到ip核的输入输出端口定义，接下来创建顶层文件来例化pll_clk模块。输入一下例化代码：

module ip_pll(
	input				sys_clk,
	input				sys_rst_n,
	
	output			cl
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