Linux之Makefile 通用版

PHONY := __build
#导致__build是一个假目标，不需要make后带标号，后面的规则也会执行

include Makefile
#因为Makefile中有obj-y，obj-y知道要编译哪些文件，也就是知道obj-y等于什么，所以包含进来
# obj-y := a.o b.o c/ d/
# $(filter %/, $(obj-y)) : 保留符合格式的东西，也就是保留c/ d/
# patsubst %/,%,$(filter %/, $(obj-y)) 在变量$(filter %/, $(obj-y))中找到%/用%替换%/，即找到c/ d/用c d替换，那么__subdir-y 就等于 c d
# subdir-y : c d subdir-y 纯粹的目录名

subdir_objs := $(foreach f,$(subdir-y),$(f)/built-in.o)
#把变量$(subdir-y)里的每一个成员改成c/built-in.o这样的形式，subdir_objs变量等于x/built-in.o（的形式）但不是生成该形式的文件（来导致该文件里面有内容）
#即定义了变量而没有初始化，有这个名字可以进行引用
# a.o b.o
cur_objs := $(filter-out %/, $(obj-y))
#在$(obj-y)中找到%/，然后扔掉，保留下来的恰好是a.o b.o

__build : $(subdir-y) built-in.o
//依赖于子目录(进入子目录执行子目录的makefile)，依赖于当前目录下的built-in.o

$(subdir-y):
make -C $@ -f $(TOPDIR)/Makefile.build
#$@ 表示输出目标文件  这句话的意思是进入（-C）子目录（$@）执行makefile ，然后执行不是以makefile为名的（-f）Makefile.build文件
built-in.o : $(cur_objs) $(subdir_objs)
$(LD) -r -o $@ $^
#把所有.o文件链接起来

dep_file = .$@.d
#用到dep_file时才会赋值，当时就赋值.$@.d根本就不知道是什么东西
%.o : %.c
$(CC) $(CFLAGS) -Wp,-MD,$(dep_file) -c -o $@ $<
#-c 链接
.PHONY : $(PHONY)
#.PHONY 的依赖是假象目标，make无条件的执行它命令，即__build: $(subdir-y): 下的命令(规则)无条件执行

export TOP_DIR=$(shell pwd) #通过export导出该变量，供后续编译其他部分代码所使用，如通过在uboot中配置好，然后export出来给后续的kernel，drivers等部分编译的时候使用

export HI_SDK?=Hi3518_SDK_V1.0.9.0 #在（parent，上层的）makefile中export出来变量，子makefile（sub make）中，是可以访问的。

export OSDRV_DIR=$(TOP_DIR)/$(SDK_VERSION)/osdrv
export OSDRV_CROSS?=arm-hisiv100nptl-linux #如果没有被赋值过就赋予等号后面的值

export CHIP?=hi3518c#而同一级别的makefile（可通过makefile中内置变量MAKELEVEL查看得知当前makefile的levlel），

#是无法通过export来传递变量的，即一个makefile中export出来一个变量，同一级的另外一个makefile中，是无法访问/得到的

export ARCH=arm #export是shell命令，设置环境变量ARCH=arm
export CROSS_COMPILE=$(OSDRV_CROSS)-
export OSDRV_CROSS_CFLAGS#makefile中的export是导出变量到子makfile，而目标对应执行 
的动作中的export，是属于shell中的export，其作用是导出变量到当前shell。此两个export的作用是不同的。

export REALTEK_DRV?=rtl8192EU_linux_v4.3.17_13587.20150309

CROSS_SPECIFIED:=y #它右边赋得值如果是变量，只能使用在这条语句之前定义好的，而不能使用本条语句之后定义的变量

endif

ifeq ($(OSDRV_CROSS),arm-hisiv200-linux)

LIB_TYPE:=glibc #定义一个变量LIB_TYPE的值是glibc，调用则使用$（）符号 := 覆盖之前的值，赋予的值立刻生效

all:
@echo "---------------------------------------------------------------------"#echo命令的功能是在显示器上显示一段文字，一般起到一个提示的作用

all: prepare hiboot hikernel hibusybox hipctools hiboardtools wifidrv hirootfs_build
#要生成all需要prepare hiboot等，就去prepare hiboot下面继续找执行

notools: prepare hiboot hikernel hibusybox wifidrv hirootfs_build

clean: hiboot_clean hikernel_clean \
hibusybox_clean hipctools_clean wifidrv_clean hiboardtools_clean hirootfs_clean

distclean: pub_clean #要生成distclean需要pub_clean ，生成的规则在下面的命令中

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prepare: #到这里，没有依赖就不执行下面的规则
#冒号后什么也没有，那么，make 就不会自动去找文件的依赖性，也就不会自动
#执行其后所定义的 
命令。要执行其后的命令，就要在 make 命令后明显得指出这个 lable的名字

@if [ "$(CHIP)" = "hi3518a" -o "$(CHIP)" = "hi3516c" ];then \ 

#后面跟的是shell的判断语句

#@在Makefile一般用来解析shell命令 ,用@把shell命令放在Makefile中执行

#@表示在make时不输出make的信息（类似Windows下的echo off)。

pushd $(PC_TOOL_DIR);./mkyaffs2image $(ROOTFS_DIR) $(IMAGE_DIR)/rootfs_2k_1bit.yaffs2 1 1;popd; \

chmod 644 $(IMAGE_DIR)/rootfs_2k_1bit.yaffs2; \

fi #fi是 if的结束标志 相当于#end

all: #关键字.PHONY可以解决这问题，告诉make该目标是“假的”（磁盘上其实没有clean），这时make为生成这个目标就会将其规则执行一次
#make会将第一个出现的目标作为默认目标，就是只执行make不加目标名的时候，第一个目标名通常是all

说一下LINUX下的Makefile，直接根据实际碰到的Makefile进行解读：

当make的目标为all时，-C $(KDIR) 指明跳转到内核源码目录下读取那里的Makefile；M=$(PWD) 表明然后返回到当前目录继续读入、执行当前的Makefile。

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在Makefile中我们经常看到 = := ?= +=这几个赋值运算符，那么他们有什么区别呢？我们来做个简单的实验

新建一个Makefile，内容为：
ifdef DEFINE_VRE
VRE = “Hello World!”
else
endif

ifeq ($(OPT),define)
VRE ?= “Hello World! First!”
endif

ifeq ($(OPT),add)
VRE += “Kelly!”
endif

ifeq ($(OPT),recover)
VRE := “Hello World! Again!”
endif

all:
@echo $(VRE)

敲入以下make命令：
make DEFINE_VRE=true OPT=define 输出：Hello World!
make DEFINE_VRE=true OPT=add 输出：Hello World! Kelly!
make DEFINE_VRE=true OPT=recover 输出：Hello World! Again!
make DEFINE_VRE= OPT=define 输出：Hello World! First!
make DEFINE_VRE= OPT=add 输出：Kelly!
make DEFINE_VRE= OPT=recover 输出：Hello World! Again!

从上面的结果中我们可以清楚的看到他们的区别了
= 是最基本的赋值
:= 是覆盖之前的值
?= 是如果没有被赋值过就赋予等号后面的值
+= 是添加等号后面的值

之前一直纠结makefile中“=”和“:=”的区别到底有什么区别，因为给变量赋值时，两个符号都在使用。网上搜了一下，有人给出了解答，但是本人愚钝，看不懂什么意思。几寻无果之下，也就放下了 
。今天看一篇博客，无意中发现作者对于这个问题做了很好的解答。解决问题之余不免感叹，有时候给个例子不就清楚了吗？为什么非要说得那么学术呢。^_^

1、“=”

make会将整个makefile展开后，再决定变量的值。也就是说，变量的值将会是整个makefile中最后被指定的值。看例子：

x = foo
y = $(x) bar
x = xyz

在上例中，y的值将会是 xyz bar ，而不是 foo bar 。

2、“:=”

“:=”表示变量的值决定于它在makefile中的位置，而不是整个makefile展开后的最终值。

x := foo
y := $(x) bar
x := xyz

在上例中，y的值将会是 foo bar ，而不是 xyz bar 了。