西南交大计算机组成实验C（VHDL）-实验五 CPU寄存器组设计

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该博客介绍了西南交通大学计算机组成实验C的第五部分——CPU寄存器组的设计。实验旨在通过VHDL进行实现，内容包括程序代码展示和引脚锁定的参考信息。

西南交大计算机组成实验C-E5

实验目的，实验目的，说明实验仪器、设备等说明参见《计算机组成实验C》实验及课程设计指导书

程序代码

CPU寄存器组设计：

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_lo
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