<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[Treasureljc的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/Treasureljc</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; Treasureljc]]></copyright><item><title><![CDATA[FPGA ——Verilog语法示例]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/138096490</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/138096490</guid><author>Treasureljc</author><pubDate>Mon, 22 Apr 2024 23:14:09 +0800</pubDate><description><![CDATA[genvar i;i]]></description><category></category></item><item><title><![CDATA[FPGA——DDR3的IP核]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/136693240</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/136693240</guid><author>Treasureljc</author><pubDate>Mon, 18 Mar 2024 22:36:55 +0800</pubDate><description><![CDATA[控制MIG核的信号进行读写。]]></description><category></category></item><item><title><![CDATA[FPGA模块——IIC接口设计]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/136116128</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/136116128</guid><author>Treasureljc</author><pubDate>Thu, 22 Feb 2024 02:17:35 +0800</pubDate><description><![CDATA[【代码】FPGA模块——IIC接口设计。]]></description><category></category></item><item><title><![CDATA[FPGA模块——SPI接口设计]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/135922298</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/135922298</guid><author>Treasureljc</author><pubDate>Wed, 14 Feb 2024 15:56:53 +0800</pubDate><description><![CDATA[实际上就是加入了（芯片命令cmd + 寄存器地址）  的数据。读写操作的位数可以由spi控制器来控制，用于完成各种spi协议芯片的读写任务。user输入： valid信号     ，  要输出的值。输出 ：一个周期读valid   ， 读到的值。连续读出存在FIFO中的数据。]]></description><category></category></item><item><title><![CDATA[FPGA模块——FIFO]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/135684136</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/135684136</guid><author>Treasureljc</author><pubDate>Mon, 05 Feb 2024 20:05:44 +0800</pubDate><description><![CDATA[界面12.3.4.]]></description><category></category></item><item><title><![CDATA[FPGA——芯片手册学习（AD7606）]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/135770476</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/135770476</guid><author>Treasureljc</author><pubDate>Wed, 31 Jan 2024 01:38:26 +0800</pubDate><description><![CDATA[6:并行、串行、字节选择，我们使用并行，设置为07STBY:睡眠控制，0电平睡眠9 10CONVST A/B：驱动ADC模拟信号转换控制引脚，A控制低一半，B控制高一半11RESET:复位，高有效，持续50ns以上12RD/SCLK:读数据控制信号13CS：片选信号14BUSY:繁忙指示信号15FRSTDATA：第一通道指示信号DB0~DB15:读数据通道。]]></description><category></category></item><item><title><![CDATA[FPGA中跨时钟域传数据——（1）单bit脉冲]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/135761300</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/135761300</guid><author>Treasureljc</author><pubDate>Tue, 23 Jan 2024 01:33:18 +0800</pubDate><description><![CDATA[这种情况下，我认为可以再把慢时钟信号展宽，再打两拍，再进行上升沿读取。假如产生亚稳态时，在接收时钟，打两拍，就可以极大减少亚稳态。必须在建立时间和保持时间内，数据不变化，否则会产生亚稳态。在快时钟里面进行数据展宽（增加信号长度）这种情况可以打两拍之后，当做上升沿读取。]]></description><category></category></item><item><title><![CDATA[FPGA时序分析与时序约束（Vivado）]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/135531593</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/135531593</guid><author>Treasureljc</author><pubDate>Thu, 18 Jan 2024 15:17:36 +0800</pubDate><description><![CDATA[Tsu裕量 = （Tskew + 时钟周期 - Tsu） - （Tco + Tdelay）Thd裕量 = Tco + Tdelay - Thd。时间分析，还要考虑数据变化的建立时间与保持时间。两个时间都大于0，才能保证系统不产生亚稳态。建立时间裕量、组合逻辑延时决定时钟最高频率。后缀L的这个单元中，会生成锁存器。一级逻辑级数延迟约为0.4ns。3.查看详细计算过程。]]></description><category></category></item><item><title><![CDATA[FPGA的电平标准]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/135485809</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/135485809</guid><author>Treasureljc</author><pubDate>Wed, 10 Jan 2024 13:54:42 +0800</pubDate><description><![CDATA[TTL：三极管单端输出（FPGA板子上的IO电平标准）  几十MHZCMOS：MOS管单独输出，功耗低，翻转快（<150MHZ）LVDS：低压差分信号LVPECL:高速差分，PECL差值更大，干扰更强，速度大于LVDS当外部电平输入为LVPECL,而FPGA是LVDS时：硬件需要使用电阻网络将LVPECL转换为LVDS.TMDS：差分，针对HDMI视频传输.要求10bit 数据串行通过端口SSTL,HSTL:专用于DDR存储器的单端标准单端：信号由一根导线输出。]]></description><category></category></item><item><title><![CDATA[FPGA——时序分析与约束（Quartus II）]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/135427715</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/135427715</guid><author>Treasureljc</author><pubDate>Mon, 08 Jan 2024 20:18:55 +0800</pubDate><description><![CDATA[通过分析FPGA内部各个存储器之间的数据和时钟传输路径，来分析数据延迟和时钟延迟的关系，保证所有寄存器都可以正确寄存数据。数据和时钟传输路径是：由EDA软件，通过针对特定器件布局布线得到的。：告知EDA软件，尽力达到约束指标。]]></description><category></category></item><item><title><![CDATA[FPGA——VIVADO生成固化文件，掉电不丢失]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/135296465</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/135296465</guid><author>Treasureljc</author><pubDate>Thu, 04 Jan 2024 21:25:49 +0800</pubDate><description><![CDATA[vivado固化代码文件]]></description><category></category></item><item><title><![CDATA[FPGA——XILINX原语（1）]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/135139914</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/135139914</guid><author>Treasureljc</author><pubDate>Fri, 22 Dec 2023 01:30:26 +0800</pubDate><description><![CDATA[IDDR：输入数据的双沿采样，是ILOGIC块中专用的寄存器，用于实现输入数据双沿采样。ODDR ：输出数据的双沿采样，是OLOGIC块中专用的寄存器，用于实现输出数据双沿采样。常用的模式为 SAME_EDGE_PIPELINED mode。常用 SAME_EDGE mode；可以进行分频，就不用进入PLL了。其中 ILOGICE3的结构。HR是3  HP是2。]]></description><category></category></item><item><title><![CDATA[FPGA模块——以太网（1）MDIO读写]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/135027408</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/135027408</guid><author>Treasureljc</author><pubDate>Wed, 20 Dec 2023 01:32:00 +0800</pubDate><description><![CDATA[MDIO是串行管理接口。MAC 和 PHY 芯片有一个配置接口，即 MDIO 接口，可以配置 PHY 芯片的工作模式以及获取 PHY 芯片的若干状态信息。1.MDIO部分的接口结构2.千兆以太网在接口上兼容百兆和十兆以太网。3.YT8511 是一个千兆以太网物理层收发器，支持 1000/100/10Mbps 通信速率，该芯片内部的参数可以通过MDIO接口进行配置。]]></description><category></category></item><item><title><![CDATA[FPGA模块——DA转换模块（AD9708类）]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/134621643</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/134621643</guid><author>Treasureljc</author><pubDate>Mon, 27 Nov 2023 23:49:44 +0800</pubDate><description><![CDATA[给DA转换器一个时钟，这个时钟是对clk时序时钟的取反。由于DA也是上升沿锁存数据，这样就保证DA模块读到的数据都是稳定了的数据。这样只是为了保证系统的稳定。由于电路接了反相器，所以对应就不一样了。用软件生成各个对应的点。]]></description><category></category></item><item><title><![CDATA[FPGA模块——AD高速转换模块（并行输出转换的数据）]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/134471345</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/134471345</guid><author>Treasureljc</author><pubDate>Mon, 27 Nov 2023 22:46:37 +0800</pubDate><description><![CDATA[AD9280 支持输入的模拟电压范围是 0V 至 2V，0V 对应输出的数字信号为 0，2V 对应输出的数字信号为 255。而 AD9708 经外部电路后，输出的电压范围是-5V到+5V，因此在 AD9280 的模拟输入端增加电压衰减电路，使-5V到+5V 之间的电压转换成 0V 至 2V 之间。并行输入8位数据和超量程标志，要提供一个AD_clk给AD转换芯片。包括电压跟随器，反向放大器，减法器。工作电压2.7到5.5v。]]></description><category></category></item><item><title><![CDATA[FPGA模块——SPI协议（读写FLASH）]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/134564121</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/134564121</guid><author>Treasureljc</author><pubDate>Sat, 25 Nov 2023 17:29:40 +0800</pubDate><description><![CDATA[有个输入时序的要求  开始时CS拉低等待（tSLCH要求最小5ns）再开始，  结束时CS拉高等待（tSHSL用100ns ）再进行下一次操作。写使能：开始时CS拉低等待（tSLCH要求最小5ns）再开始，结束时CS拉高等待（tSHSL取100ns ）再进行下一次操作。方便进行读取和局部操作。100m时钟和clk_cnt配合进行数据的读取和输出（clk_cnt有等于1和0的时候）主机和从机在时钟上升沿放入要输出的数据，在时钟下降沿读取要输入的数据。数据写多了会把之前的数据覆盖掉，要判断操作是否完成。]]></description><category></category></item><item><title><![CDATA[三极管基础知识]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/134557427</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/134557427</guid><author>Treasureljc</author><pubDate>Wed, 22 Nov 2023 19:41:34 +0800</pubDate><description><![CDATA[箭头出发方向的电极比箭头指向方向的电极，高0.7v才导通。NPN控制下游是否接到地，PNP控制上游的电源能否接过来。三极管   NPN 和PNP。PNP是从e 流向 b c。NPN是从 b c流向e。]]></description><category></category></item><item><title><![CDATA[FPGA模块——IIC协议（读写PCF8591）]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/134473394</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/134473394</guid><author>Treasureljc</author><pubDate>Sat, 18 Nov 2023 02:21:12 +0800</pubDate><description><![CDATA[低功耗8位CMOS数据采集设备，4路模拟输入，1路模拟输出，分时多路复用，读取数据用串型iic总线接口，最大100khz。这个芯片中是有自己要求的，但是也符合iic协议的时序。写的8位数据就是DAC转换得到的电压值，控制字节（iic中写寄存器地址位8b）读的数据就是ADC转换得到的8位数据。]]></description><category></category></item><item><title><![CDATA[FPGA——IP核 基础操作]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/132808956</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/132808956</guid><author>Treasureljc</author><pubDate>Thu, 16 Nov 2023 21:14:57 +0800</pubDate><description><![CDATA[找到模版加入代码]]></description><category></category></item><item><title><![CDATA[FPGA模块——IIC协议（FPGA做主机操作24C64）]]></title><link>https://blog.youkuaiyun.com/Treasureljc/article/details/134398998</link><guid>https://blog.youkuaiyun.com/Treasureljc/article/details/134398998</guid><author>Treasureljc</author><pubDate>Wed, 15 Nov 2023 01:26:45 +0800</pubDate><description><![CDATA[重点是：SCL在低电平期间SDA可以进行数据变化，而SCL在高电平期间，SDA的数据要保持稳定。当SCL和SDA为高，SDA突然拉低的时候，是起始信号（下降沿）。掉电不丢失，采用固定的读写协议。数据的稳定性和可重复擦写性突出。当SCL为高时，SDA突然拉高，是结束信号（上升沿）。有16位，24C64实际用到13位寄存器地址。要先向器件进行虚写命令，再进行读命令。电路设计，可以配置24C64的地址。不读了主机FPGA进行非应答。]]></description><category></category></item></channel></rss>