FPGA笔记(十)-正确初始化的重要性

最新推荐文章于 2025-07-01 10:11:44 发布

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#FPGA #寄存器初始化 #正确初始化 #if-else问题

本文通过一个FPGA设计实例，讲述了正确初始化寄存器的重要性和未初始化导致的问题。作者在仿真过程中发现，if-else语句的微妙差异以及未初始化的CLK信号在modelsim中的表现，强调了初始化寄存器以及在testbench中设置CLK初始值为0的必要性。同时提醒开发者，对于自增操作的寄存器必须进行初始化。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

FPGA笔记(十)-正确初始化的重要性

在做上一个Rom的读取仿真过程中遇到一个问题，困扰了我俩三天，百思不得其解！很简单的一个例程，仿真了很久才找出问题，一看就是经验不足导致，毕竟积累得少。废话不多说，看我遇到这个奇葩的问题吧。我一开始写的代码如下：

module testrom(
					input CLK,
					input Rst,
					output [7:0] data,
					output reg [4:0]  addr
					);
					
Rom Rom_0(
		.address(addr),
		.clock(CLK),
		.q(data));
                        //初始化
                         initial
                         begin
                            addr <= 5'd0;
                         end
			
 			always@(posedge CLK or negedge Rst)
			 begin
					if(!Rst)
							addr <= 5'd0;
					else 
						  if( addr == 5'd31 )
								addr <= 5'd0;
						  else
								addr <= addr + 5'd1;
			end
			
endmodule

在我看来这里逻辑上没有任何问题啊，只不过是个计数器，从addr=0计数到31就从新开始计数,正好用来提供一个地址用来读取Rom

结果仿真出来的图是这样的：