System Generator系列之时序分析

前言

在很多时候，进行FPGA的设计都是需要注意时序的问题，因为时序一旦不正确将导致最终的结果与预期的不同，因此今天将分享一下在System Generaotr中是如何分析时序，并且在设计中找到违反时序的根源。

开始

这次直接准备好了一个设计文件，打开如下所示，可以直接回复文末的关键字获取，

双击System Generator，将Compilation菜单下的Compilation改为HDL Netlist，语言可以改成Verilog，也可以默认使用VHDL，然后将目标路径更改下，与以前进行设计时所用的文件做个区分，更改的配置如下：

然后在Clocking菜单下，主要做以下更改，将Perform analysis改成Post Synthesis, Analyzer type