Samtec连接器专家分享 | 多重原因促使PCIe® 6.0采用了PAM4

最新推荐文章于 2025-08-05 20:37:38 发布

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最新推荐文章于 2025-08-05 20:37:38 发布 · 1.3k 阅读

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#人工智能 #大数据 #数据库

【摘要/前言】

Samtec成为PCI-SIG®社区的成员已经有很多年了，我们非常自豪。Samtec的高级系统架构师Jignesh Shah与PCI-SIG的伙伴们一起，讨论了PAM4编码，这是PCIe® 6.0规范的一个新功能。

Samtec连接器技术前沿 | 多重原因促使PCIe® 6.0采用了PAM4

【PCIe® 6.0全新规范】

2022年初，PCI-SIG®发布了完整版本的PCI Express®（PCIe®）6.0规范。与以前的版本一样，最新版本将PCIe® 5.0规范的数据速率提高了一倍，并保持了向后的兼容性。

最新的PCIe® 6.0规范的主要特点包括：

01. 64 GT/s数据速率，通过x16配置可达到256Gbps；

02. PAM4信令利用了行业中已有的PAM4；

03. 轻量级的FEC和CR

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PCIe 7.0 再次将数据速率提高一倍

baidu_34971492的博客

06-28

476

外围组件互连（PCIe）规范的第六次迭代仅在今年年初发布，但负责指导它的组织已经在展望PCIe 7.0。在2022年PCI-SIG开发者大会期间，PCI特别兴趣小组（SIG）宣布已承诺在2025年发布PCIe 7.0。PCI-SIG总裁兼主席Al Yanes表示，PCI-SIG技术工作组现在正在开始工作，目标是通过x16配置将数据速率提高一倍至128 GT / s和512 GB / s。 PCI–SIG 的第七次 PCIe 迭代旨在继续提供低延迟和高可靠性目标，提高电源效率，并继续保持与所有前几代产品的

PCIe6.0学习小记

Summer的博客

12-24

3533

从以上图4可知，PAM4的4个电平（Level0,1,2,3）进行格雷编码（Gray Coding）,4个电平对应的格雷编码分别是00，01，11，10，格雷编码的方式是要求相邻符号，每次只能变化一位，且首尾符号也只是变化一位，这样的编码方式可以有效改善误码率。在将 PAM4 电压转换为 2 位对齐量后，如果适用，它会进行接收端预编码，然后解码格雷码，如果适用，则在单比特级别进行解扰。如上图所示的对比可以看出，NRZ只有0，1两个电平，形成一个眼，而PAM4会有0，1，2，3共4个电平，形成了3个眼。

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2401_84976195的博客

05-13

817

PAM（Pulse Amplitude Modulation），脉冲幅度调制，一种把信息加载在信号幅度上的调制技术，信息不同发送的信号幅度（强度）也不同。NRZ（Non-Return-to-Zero），不归零编码，是一种两电平调制技术（PAM2），采用高、低两电平分别代表逻辑信号1、0。NRZ每个符号周期表示1bit逻辑信息。眼图有一个张开的眼睛。PAM4，四电平脉冲幅度调制，采用4个不同的信号电平传输信号，每个符号周期表示2bit逻辑信息，眼图有3个张开的眼睛。

【PCIe 6.0】颠覆性技术！你NRZ相守20年又怎样？看我PAM4如何上位PCIe 6.0 ！

MangoPapa

10-15

9379

PCIe用了5代20年的NRZ信号换成PAM4信号了？凭什么！？我这就给您分析分析——本文主要对比了NRZ和PAM4，分析了PAM4在PCIe Gen6中的重要性

PCIe6.0 AIC金手指和板端CEM连接器信号完整性设计规范

小孟同学的博客

09-27

3659

金手指部分的SI设计，金手指部分最中间两层GND的延伸，这一点延续了PCIe5.0的要求。对于支持32GT/s及以上速率的AIC，最中间两层GND必须从板内走线区域延伸到整个金手指区域，而且金手指表面铜皮距离内层GND深度至少0.52mm，也就是叠层中从TOP层的铜皮到最中间GND层至少约20.5mil的距离。

PCIe卡缘连接器全球市场研究报告：未来几年年复合增长率CAGR为10.9%

11-28

根据QYResearch头部企业研究中心调研，全球范围内PCIe卡缘连接器生产商主要包括Amphenol、Molex、TE Connectivity、Samtec、AVX (Kyocera)、JAE Electronics、HIROSE ELECTRIC、Meritec (Qnnect)、长江连接器、硕方...

PCIe 5.0/6.0链路错误影响剖析

最新发布

存储随笔

08-05

2523

目前已规模使用的PCIe 5.0将单通道速率32 GT/s，x16链路总带宽突破1 Tbps。尽管PCIe基础规范要求比特错误率（BER）不高于1E-12，这一看似极低的错误概率在超高数据速率下会引发高频次系统错误事件。例如，一个x16 PCIe 5.0链路每秒可能发生约1次比特翻转，而Sync Header错误导致的链路恢复状态切换可能每分钟出现1次。这些“低概率事件”在Tbps级带宽下转化为不可忽视的系统稳定性与性能问题。

Samtec技术前沿 | 2024上海慕展112G PAM4最新演示Demo

SamtecChina2023的博客

10-14

792

经过实际测试，到28GHz，"连接器+BOR”插损(insertion loss)只有0.8dB，回损（return loss）达到了-10dB，串扰（crosstalk）达到了将近-40dB。下图是我们展示的112G PAM4的互联解决方案（PCB测试板+APF6连接器+ARP6 cable assembly)的。，对于以太网中112G这种传输数据的测试，完全可以胜任。作为整个以太网系统中间重要的一环，发挥了非常重要的作用，其传输速率已经。，对于未来的一些测试需求也是可以满足的。因此，我们本次展示的。

PCIe 6.0接口标准深入理解与技术详解手册

weixin_28681379的博客

06-24

903

PCIe（外围组件互连高速版）标准经历了数个版本的演进，每一次技术迭代都伴随着显著的性能提升。从PCIe 1.0到即将发布的PCIe 6.0，传输速率从2.5 GT/s稳步增长到32 GT/s，为数据中心、高性能计算以及存储设备提供了越来越强大的数据通道。Flit（Flow Control Unit）是FDF机制的核心概念，它代表固定大小的数据包。与传统的Variable Length Packet (VLP)不同，Flit数据包具有统一的大小。

PAM4科普

zdx19880830的专栏

03-26

4693

PAM4科普 Data Rate（Gb/s = Gagabit Per Second） PAMn Levels Bit Per Symbol Symbol Rate(Symbol Transfer Per Second) Unit Interval(UI) Nyquist Freq SNR Delta

PCIe 6.0概述

一个早起的程序员

01-16

9250

目录 1.PCIe 6.0新特性 2.通道和PAM-4 3.FLIT 4.新的低功耗状态 5.在64GT/s下保持性能 6.PHY和控制器集成 7.测试和调试注意事项 8.总结 1.PCIe 6.0新特性 PCI Express(PCIe)6.0技术即将推出，对于高性能计算、AI和存储SoC开发者来说，理解并考虑如何最好地应对即将面对的关键变化，以及由此带来的设计挑战变得至关重要。这些变化包括从非归零(NRZ)转换到脉冲幅度调制4(PAM-4)信号导致对噪声的敏感性增加，转向FLow控制

[PCIe]Gen6的PAM4编码具体是如何实现翻倍效率的？

元直的博客

06-01

1406

摘要：PCIe Gen6采用PAM4编码实现带宽翻倍，其核心原理是通过4个电平(-3,-1,+1,+3)传输2bit/symbol，相比NRZ的1bit/symbol效率提升一倍。PAM4在64Gbaud下实现128Gb/s带宽，但信号完整性要求更高，需配合FEC纠错(16.7%开销)和增强均衡技术(CTLE/DFE)。实现方案包括基于ADC/DSP的数字架构和传统模拟架构，前者性能更强但功耗高，后者更经济适合50Gb/s以下系统。Gen6在保持协议兼容性的同时，通过符号率翻倍和PAM4技术使净带宽达100

PCIe 6.0生态业内进展分析总结

存储随笔

01-05

3459

PCIe 6.0控制器IP：这是实现PCIe 6.0功能的核心部分，负责处理数据包的发送和接收，管理事务层和数据链路层的功能，并确保与PCIe规范兼容的数据传输。PHY物理层IP：作为连接控制器和其他系统组件的关键硬件模块，PHY物理层IP采用了先进的信号处理技术来实现高效的数据传输，同时通过PAM4调制方式应对高频率下的信号衰减问题，从而实现在更高速率下保持信号质量和稳定性。性能方面，该控制器IP在基准测试中达到了理论性能的95%，采用了超标量设计，确保在所有数据速率下都能实现高吞吐量和低延迟。

PCB和封装设计，适用于224G PAM-4信道

jkh920184196的博客

08-30

2146

例如，PAM-16将使每个UI的数据速率加倍为4比特，并将使得仅使用56 GHz带宽的448G数据传输成为可能，但是会有高度压缩的噪声裕度。行业正在朝着使用亚Dk = 3的材料以及非常低的层厚度方向努力，以及更高级的处理技术，这将使封装和PCB中的TEM截止频率更高。采用PAM-4的决定是必要的，以便在不扩展所需的信道带宽的情况下扩展数据速率。正如我们所见，在0.8 mm球间距的封装中，TEM传播在59 GHz时结束，并激发了一个更高阶模式，基本上为56 GHz通道留下了没有安全余地。它还减少了差分串扰。

112Gbps SerDes/PHY的信号完整性验证测试(Signal Integrity when testing 400/800G Ethernet Base on 112Gb/s）

专注有线以太网性能测试--丹麦信雅纳网络（Xena Networks）

10-08

9912

新兴的高速以太网端口400G，800G，1.6TbE，采用了PAM4 112G/S, 对信号完整性的测试提出了更多的挑战，这些挑战都是什么带来的，如何去测试测量分析它，Freya能给802.3CK相关的单通道112G测试提供哪些技术支撑。

浅析PCIe 6.0功能更新与实现的挑战-1

存储随笔

01-02

1866

新规范还规定，在FLIT的32个双字（DW）边界内，每个FC/VC最多只能包含4个非NOP TLP，这是PCIe 6.0新增的规定。这样的设计是为了防止突发错误，特别是当错误发生在小于3个字节的情况下，能够有效地进行纠正，从而提升整个系统的稳定性和可靠性。在PCIe 6.0中，由于采用了PAM4信号调制技术，PAM4（脉冲幅度调制，四级）是一种信号调制技术，它在同一符号时间内通过四个不同的电压电平来传递两位数据。在之前的PCIe版本中，事务数据以可变长度的形式存在，称为TLP（事务层包）。

高速隔直(AC耦合）电容的作用机理和摆放位置

Geektec的专栏

03-27

9507

相对于需要进行复杂电路匹配的低频电路而言，高频电路的结构相对简单，但简单的结构往往意味着需要考虑更多的问题。以常见的AC耦合电容为例，要么在芯片之间加两颗直连，要么在芯片与连接器之间加两颗电容。尽管看起来简单，但在高速情况下一切都不同。高速使得这颗电容变得不够理想，如果这颗电容设计不好，可能会导致整个项目的失败。因此，对于高速电路而言，没有优化好这颗AC耦合电容将是致命的。首先要明确AC耦合电容的作用。一般来说，我们使用AC耦合电容来提供直流偏压，即滤除信号的直流成分，使信号关于0轴对称。