【验证】Verilog中$timeformat的用法

在仿真环境中,由于timescale设置导致modulelevel仿真和SOC集成后的参数打印精度不同。为不改变timescale,可以使用$timeformat来调整打印精度,它只影响打印显示,不影响实际精度。例如:$timeformat(-15,0,ps,30)用于设置精度到皮秒级别。

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今天工作中遇到一个问题,我们在module level仿真用例打印的参数和集成到soc环境后打印的参数,精度不一样。

定位后发现主要是因为timescale在两个环境内因为环境参数设定而导致的。 

在不想改变timescale情况下, 我们可以通过语法$timeformat来实现。

需要注意的是:$timeformat本身并不修改任何时间精度,他只是影响打印相关的函数的打印精度,这也是这次我们需要用到它的原因。

语法示例

$timeformat(-15,0,“ps”,30);

第一个参数表示时间精度。

参数对应含义
时间精度参数值
    秒 (s  )0
毫秒 (ms)                -3
微妙 (us )-6
纳秒 (ns )-9
皮秒 (ps )-12
飞秒 (fs  )-15

第二个参数表述小数点后保留位位数,默认为0。

第三个函数表示打印时间参数后,后缀带的字符,默认是空字符,我们也可以配合第一个参数加上“ns”,"ps"等等。

第四个参数表示打印格式长度,默认值为20,意思打印占用20个字符,不足部分空字符会补充,另外第三个参数带的后缀字符也包含在这个长度内。

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