fpga系列 HDL：按键处理 双触发器同步(跨时钟域同步 CDC)示例

module test(
input   wire		clk							,
input wire btn,     // 按钮输入
output reg[1:0]	CMD		
);		

reg btn_sync_1;       // 第一级同步寄存器
reg btn_sync_2;       // 第二级同步寄存器
reg btn_prev;         // 上一个时钟周期的按钮状态
reg state = 1;           

// 同步按钮输入以避免亚稳态问题 https://blog.youkuaiyun.com/ResumeProject/article/details/144695677
always @(posedge clk) begin
    btn_sync_1 <= btn;
    btn_sync_2 <= btn_sync_1;
end

// 边沿检测逻辑
wire btn_pressed = ~btn_sync_2 && btn_prev;

// 更新按钮的前一状态
always @(posedge clk) begin
    btn_prev <= btn_sync_2;
end

// 根据按钮按下更新状态
always @(posedge clk) begin
    if (btn_pressed) begin
        state <= ~state; // 切换状态
    end
end

// 驱动输出
always @(posedge clk) begin
	if(state)begin
        // 处理A状态事件
	end else begin
		// 处理~A状态事件
	end
end

按钮波形

           +----+
           |    |
-----------+    +--------------------------------- btn_sync_1
             +----+
             |    |
-------------+    +------------------------------- btn_sync_2
              +----+
              |    |
--------------+    +------------------------------ btn_prev
                  ++
                  ||
------------------++------------------------------ btn_pressed