【Verilog基础】一些时序约束相关的面试真题

真题1

问题：异步FIFO中，二进制转格雷码万一错了，且不是错到相邻两个数该怎么办？因为即使是格雷码，不同位宽的布线不一样，造成的延迟也不一样，可能导致错到一个跟原数据差很多的数据。

参考答案：
常规思路是让各个位宽的布线距离尽可能一致，但是实际面试官想要考察的点不在此，而是想问时序约束。即：做好时序约束后，可以保证在对应的采样时刻采集到正确的数据。

真题2

问题：多bit跨时钟域时，如果是慢到快的跨时钟域（CDC），且多bit数据信号伴随有vaild信号，是按照时序逻辑切换其值并且vaild是脉冲类信号。现在我们依据vaild信号来采样数据信号，这样做可能会出现什么问题，该怎么解决？（源时钟和目的时钟的有效采样边沿都是上升沿/下降沿），要求把答案写下来（他那边要拍照备份），并且描述思路。

参考答案：
可能会出现问题。当前这个题感觉用的是DMUX做的多bit跨时钟域处理，其本质就是将vaild信号先做打2拍处理，然后取第二拍对应上升沿作为DMUX的sel信号，sel有效后，就会导通源时钟域的多Bit数据信号进入目的时钟域，被目的时钟域直接采样。
  但是当目的时钟域（快时钟域）的时钟频率是源时钟域（慢时钟域）的好几倍（甚至是几百倍），vaild信号在