verilog中的同步复位和异步复位 -case语句

概述

• 在数电中

• 异步指输入信号和时钟无关

• 同步指输入信号和始终相关

• 异步复位(比同步复位增加了一个下降沿的输入信号)：

always @ （posedge clk or negedgerst_n）
    if(!rst) b <=1'b0;
    else b<=a;

• 同步复位：

always @ （posedge clk）
    if(!rst) b<=1'b0
    else b <= a;

如上图所示异步复位的周期要比同步复位的周期要更长

对于同步复位来说 复位的一个周期一定要大于时钟信号的周期，这样可以保证可以复位

无法完成复位的情况是当clk的上升沿信号正好和rst的下降信号重合时，

• 同步复位的话此时无法判断rst信号的是高电平还是低电平

• 异步复位的话只要读到rst有下降沿就会进行复位

处理竞争冒险最好的方法是：异步复位，同步释放