<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[RISCV_Explorer的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/RISCV_Explorer</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; RISCV_Explorer]]></copyright><item><title><![CDATA[RISC-V RVV向量性能调优实战——LMUL与SEW参数选型、访存瓶颈判断与微基准方法]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166897993</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166897993</guid><author>RISCV_Explorer</author><pubDate>Wed, 30 Sep 2026 15:16:48 +0800</pubDate><description><![CDATA[前一篇讨论的是 RVV 的正确性前提——长度无关编程如何在任意向量宽度下保持结果一致。本文处理下一步的问题：**同一段向量化算法，参数选择不同，性能可能相差数倍**。RVV 的性能表现由参数（SEW、LMUL）、访存模式与平台实现共同决定，三者的影响并非独立。本文按"参数空间 → 寄存器约束 → 瓶颈判断 → 数据布局 → 测量方法 → 平台核对"的顺序展开。
]]></description><category></category></item><item><title><![CDATA[RISC-V RVV向量编程模型机制解析——vsetvl配置、掩码与尾元素策略及长度无关编程]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166847072</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166847072</guid><author>RISCV_Explorer</author><pubDate>Tue, 29 Sep 2026 17:54:40 +0800</pubDate><description><![CDATA[RVV实现长度无关编程，依赖vsetvl族指令动态配置SEW、LMUL与vl，强调以返回值vl为准的分块循环写法。需规避硬编码向量宽度，显式处理尾元素（禁用“不关心”策略假设），并确保寄存器组编号对齐。工程上推荐从自动向量化逐步降级至汇编，避免因配置错误或掩码误用导致结果偏差。正确性优先于性能优化。]]></description><category></category></item><item><title><![CDATA[RISC-V电源管理与低功耗实战——WFI指令、电源域划分与唤醒路径设计]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166792165</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166792165</guid><author>RISCV_Explorer</author><pubDate>Mon, 28 Sep 2026 17:47:22 +0800</pubDate><description><![CDATA[本文探讨RISC-V在端侧与嵌入式场景下的低功耗设计，指出功耗优化需权衡省电收益与唤醒延迟。基于时钟门控、DVFS、电源域关断等四类杠杆，强调软件必须依赖平台实现并实测验证。重点分析wfi有效性、空闲管理策略、状态保持、调压调频顺序及唤醒延迟构成，提出“先测量再调优”的核心原则，并警示常见陷阱如虚假休眠、定时器干扰与时间计数器失准。]]></description><category></category></item><item><title><![CDATA[技术指南：从 SFENCE.VMA 到 mmu_gather——RISC-V 多核 TLB 一致性的 Linux 实践]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166736380</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166736380</guid><author>RISCV_Explorer</author><pubDate>Sun, 27 Sep 2026 14:37:39 +0800</pubDate><description><![CDATA[在单核系统里，TLB（Translation Lookaside Buffer，页表缓存）的一致性几乎不会被提及：页表只有一份权威副本，修改页表后清掉本核 TLB 即可，语义干净得像教科书的脚注。而一旦进入多核 SoC，每个 hart 都持有私有的 TLB 副本，一份在核 A 看来已经失效的页表映射，可能在核 B 的 TLB 中继续"合法存活"若干毫秒——陈旧翻译不再是是否会出现的理论风险，而是每一次 munmap、每一次 mprotect、每一次内存规整之后必然要正面回答的问题。]]></description><category></category></item><item><title><![CDATA[技术指南：从总线协议到软件可见行为——RISC-V 多核缓存一致性的 Linux 实践]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166693356</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166693356</guid><author>RISCV_Explorer</author><pubDate>Sat, 26 Sep 2026 23:02:40 +0800</pubDate><description><![CDATA[在单核系统里，缓存一致性（cache coherence）是一个"免费"的属性：同一时刻只有一份执行流，L1 cache 就是内存的忠实镜像，软件几乎不需要为一致性付出任何心智成本。而一旦进入多核 SoC，每个 hart 都拥有私有的 L1 cache（乃至私有 L2），同一份物理数据在任何时刻都可能存在多份副本——不一致不再是否会发生的问题，而是何时发生、以什么代价被纠正的问题。]]></description><category></category></item><item><title><![CDATA[多核实时系统中的确定性：用中断亲和性与资源分区驯服核间扰动]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166647564</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166647564</guid><author>RISCV_Explorer</author><pubDate>Fri, 25 Sep 2026 23:37:13 +0800</pubDate><description><![CDATA[这一篇把视角转向另一个常被忽视、却直接决定“确定性”成色的维度：核间的相互扰动（inter-core interference）——即如何通过绑核与隔离，让关键任务免受邻居核的干扰。]]></description><category></category></item><item><title><![CDATA[RISC-V中断响应时延深度专题——页表翻译、TLB缺失与最坏响应时间的量化路径]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166596196</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166596196</guid><author>RISCV_Explorer</author><pubDate>Thu, 24 Sep 2026 16:24:43 +0800</pubDate><description><![CDATA[本文沿"时延构成 → 翻译引入的抖动 → 控制手段 → 测量方法"这条线展开。]]></description><category></category></item><item><title><![CDATA[RISC-V多级页表与地址空间布局设计——非叶节点字段规则、巨型页配置与TLB管理策略]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166486891</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166486891</guid><author>RISCV_Explorer</author><pubDate>Wed, 23 Sep 2026 16:24:59 +0800</pubDate><description><![CDATA[本文系统阐述RISC-V内存属性的三层体系：平台级PMA（硬件固定）、页表级Svpbmt（软件按页配置）与显式维护指令CMO。重点解析PMA与Svpbmt的语义边界与优先级——PBMT仅可收紧而非放宽PMA约束，且属性配置不能替代一致性维护。结合驱动实践，明确设备寄存器应使用IO属性、帧缓冲用NC、DMA缓冲需配合CMO。强调属性错误在仿真中难以察觉，真机才暴露问题，提出“服从PMA、区分NC/IO、不替代CMO”三大原则，为高效可靠内存访问提供工程指引。]]></description><category></category></item><item><title><![CDATA[RISC-V异构内存域与属性协同实战——非一致I/O域划分、Svpbmt配置与CMO边界同步]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166358670</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166358670</guid><author>RISCV_Explorer</author><pubDate>Tue, 22 Sep 2026 13:09:42 +0800</pubDate><description><![CDATA[本文探讨异构SoC中因内存域分裂（一致与非一致域并存）引发的缓存一致性问题。指出同一物理内存被不同处理单元访问时，语义差异导致数据陈旧、写序错乱、幂等误标等故障。提出按“区域用途×访问域”矩阵化配置属性（如WB+flush/inval、IO不可缓存），并通过CMO指令实现跨域同步时序：属性配置→缓存维护→内存屏障→设备通知。强调属性决策应集中于DMA API层，避免散落代码；验证需依赖真实硬件，仿真无法覆盖静默错误。核心结论：软件无法改变芯片拓扑，只能通过正确属性与同步机制补偿域间差异。]]></description><category></category></item><item><title><![CDATA[RISC-V内存属性配置深度专题——Svpbmt页表位、PMA优先级与设备访问策略]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166248959</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166248959</guid><author>RISCV_Explorer</author><pubDate>Mon, 21 Sep 2026 16:10:05 +0800</pubDate><description><![CDATA[本文系统阐述RISC-V内存属性的三层体系：平台级PMA（硬件固定）、页表级Svpbmt（软件按页配置）与显式维护CMO。核心观点为：属性配置是声明式前提，不可替代一致性维护动作。PMA定义物理地址固有特性，软件仅能在其允许范围内通过Svpbmt收紧属性（如将可缓存降为NC/IO），但不能放宽。驱动应正确使用ioremap等接口设置属性，区分NC（写合并）与IO（强顺序）场景，并始终配合CMO处理跨域同步。仿真环境无法验证属性错误后果，真机调试需警惕静默数据错误。关键原则：服从PMA、区分顺序语义、不以属性]]></description><category></category></item><item><title><![CDATA[RISC-V处理器性能优化：从指令集到微架构的协同设计]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166138051</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/166138051</guid><author>RISCV_Explorer</author><pubDate>Sun, 20 Sep 2026 17:57:22 +0800</pubDate><description><![CDATA[RISC-V凭借模块化指令集设计，支持从嵌入式到高性能计算的多样化应用。其性能优化依赖软硬件协同：通过向量扩展（RVV）提升数据并行能力，结合流水线、缓存与分支预测优化执行效率，编译器自动向量化与代码布局优化进一步释放潜力。多核与异构架构拓展计算能力，但数据流效率成为关键。未来性能提升将聚焦于指令集、微架构、编译器与应用的全链路协同，实现真正高效能系统。]]></description><category></category></item><item><title><![CDATA[RISC-V内存安全多层防御设计指南——Sanitizer、控制流完整性与硬件隔离的协同]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/165885430</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/165885430</guid><author>RISCV_Explorer</author><pubDate>Fri, 18 Sep 2026 16:48:10 +0800</pubDate><description><![CDATA[本文系统梳理RISC-V平台三层内存安全防御机制：HWASAN（硬件指针掩码）应对时空内存漏洞，CFI（Zicfilp/Zicfiss）保障控制流完整性，PMP实现硬件区域隔离。三者职责分明、协同阻断攻击链，形成多层纵深防御。生产部署中应默认启用低开销的CFI，按平台能力选择性开启HWASAN，合理配置PMP粒度与可逆性。关键在于清晰界定各层边界，结合工具链支持与性能权衡，实现可落地的内存安全工程实践。]]></description><category></category></item><item><title><![CDATA[RISC-V硬件加速Sanitizer适配机制解析——HWASAN的指针掩码集成与运行时协同]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/165753024</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/165753024</guid><author>RISCV_Explorer</author><pubDate>Thu, 17 Sep 2026 17:29:31 +0800</pubDate><description><![CDATA[AddressSanitizer（ASan）因影子内存带来高开销，难以用于生产环境。指针掩码扩展为HWASAN提供硬件支持，将标签嵌入指针高位，消除影子区，显著降低内存与运行开销。编译器通过-fsanitize=hwaddress与-march=rv64gc_zjpm启用硬件路径，生成标签比较指令；运行时动态探测硬件能力并降级兼容。关键挑战在于动态加载、longjmp等场景的标签完整性保障。实测显示，硬件路径可使性能接近原生，内存开销趋近零，推动sanitizer从测试工具迈向生产可用。]]></description><category></category></item><item><title><![CDATA[RISC-V指针完整性扩展落地实战——地址掩码机制、Zjpm指令与内存安全适配]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/165622204</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/165622204</guid><author>RISCV_Explorer</author><pubDate>Wed, 16 Sep 2026 17:45:43 +0800</pubDate><description><![CDATA[指针掩码（Pointer Masking）是RISC-V RVA23推荐的内存安全扩展，通过将标签编码至虚拟地址高位实现硬件辅助的指针完整性保护。其核心机制为：配置掩码位数N后，硬件忽略地址最高N位，使标签可安全存放且不干扰页表翻译。该方案由三个特权级扩展（Smmpm/Smnpm/Ssnpm）分权控制，确保权限隔离；配合Zjpm指令完成带标签指针的掩码感知比较。相比软件sanitizer，它显著降低内存开销与运行时延迟，适用于嵌入式场景下的生产级安全防护，但需编译器、内核与固件协同适配，且标签校验仍依赖软件]]></description><category></category></item><item><title><![CDATA[RISC-V启动与运行时规范机制解析——BRS约定、HSM多核启动与设备树要求]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/165486744</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/165486744</guid><author>RISCV_Explorer</author><pubDate>Tue, 15 Sep 2026 17:55:01 +0800</pubDate><description><![CDATA[本文解析 RISC-V 启动与运行时规范（BRS）的定位与内容，拆解 hart 状态机、SBI HSM 扩展的多核启动流程、BRS 对设备树的强制约定，并对比设备树与 ACPI 两条系统构建路径。]]></description><category></category></item><item><title><![CDATA[RISC-V高级中断架构深度——从CLINT与PLIC到IMSIC消息中断的演进解析]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/165328700</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/165328700</guid><author>RISCV_Explorer</author><pubDate>Mon, 14 Sep 2026 16:27:02 +0800</pubDate><description><![CDATA[本文从中断篇的 PLIC/CLINT 基线出发，拆解 AIA 的组件构成、IMSIC 的消息中断机制、APLIC 的两种投递模式，以及虚拟化直通的实现路径。]]></description><category></category></item><item><title><![CDATA[RISC-V平台规范演进与Profile机制解析]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/165002554</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/165002554</guid><author>RISCV_Explorer</author><pubDate>Fri, 11 Sep 2026 16:56:39 +0800</pubDate><description><![CDATA[本文以 RVA20、RVA22、RVA23 三代应用处理器 Profile 为主线，拆解其演进逻辑与工程影响。]]></description><category></category></item><item><title><![CDATA[RISC-V端侧AI推理：RVV 1.0 → Titan扩展 → NPU调度核的技术演进]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/164867664</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/164867664</guid><author>RISCV_Explorer</author><pubDate>Thu, 10 Sep 2026 17:36:36 +0800</pubDate><description><![CDATA[端侧 AI 推理正在经历"工作负载 × 场景"的组合爆炸——CNN、LLM、VLM、语音、扩散生成五类算法，与穿戴设备、智能家居、AI PC、智能座舱、具身智能等场景相互叉乘，同一颗 NPU 需要支撑的目标越来越多样。RISC-V 凭借可扩展、可裁剪的架构特性，成为端侧 AI 控制面与通用向量计算面的优选底座。本文以玄铁端侧 AI 解决方案的核心组件（AI 定制调度核 + Titan 向量引擎 + 算子库与工具链）为参照，从开发者视角拆解该方案在 RVV 1.0 之上的工程实现与实战链路。]]></description><category></category></item><item><title><![CDATA[RISC-V机密计算实战：从Smepmp硬件隔离到Keystone远程证明的完整流程]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/164747055</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/164747055</guid><author>RISCV_Explorer</author><pubDate>Wed, 09 Sep 2026 15:56:57 +0800</pubDate><description><![CDATA[本文进入机密计算（Confidential Computing）主题——把信任域从"操作系统 vs 应用"进一步缩小到"飞地（Enclave）内部"。即使 Hypervisor、操作系统内核与其他飞地，均无法读取飞地内正在执行的数据。RISC-V 上该能力的代表性实现是开源 Keystone 项目，本文以 QEMU 可复现路径为切入点展开论述。]]></description><category></category></item><item><title><![CDATA[RISC-V平台安全实战：从PMP物理内存保护到Smepmp与安全启动的完整流程]]></title><link>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/164628948</link><guid>https://blog.youkuaiyun.com/RISCV_Explorer/article/details/164628948</guid><author>RISCV_Explorer</author><pubDate>Tue, 08 Sep 2026 17:44:16 +0800</pubDate><description><![CDATA[本文系统阐述了 RISC-V 平台的硬件级内存隔离与可信启动机制，覆盖 PMP 寄存器模型、Smepmp 增强模式、安全启动信任链与防回滚设计，并以两个工程案例给出完整的定位路径。RISC-V 的安全机制以模块化、低硬件开销为特征，与 Arm TrustZone-M 形成差异化定位——前者在资源受限与可裁剪场景下具备优势，后者在成熟生态与商用部署上更具积淀。
]]></description><category></category></item></channel></rss>